[發明專利]嵌入式處理器高速協處理器接口

有效

• 申請號: 200910095783.5
• 申請日: 2009-01-22
• 公開（公告）號: CN101526897A
• 公開（公告）日: 2009-09-09
• 發明（設計）人: 嚴曉浪;劉磊;葛海通;孟建熠
• 申請（專利權）人: 杭州中天微系統有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 杭州天正專利事務所有限公司
• 代理人: 王 兵;王利強

1.一種嵌入式處理器高速協處理器接口，其特征在于：所述高速協處理器接口包括依次連接的第一級流水線、第二級流水線和第三級流水線，第一級流水線包括協處理器保留棧和指令緩沖器，協處理器接口與外部協處理器數據交互狀態時緩存至多兩條協處理器指令，從保留棧和指令緩沖器中選取當前可執行的協處理器指令發送至下一級流水線；

第二級流水線包括控制邏輯，產生相應的協處理器選擇與讀寫信號，并進行數據通信，當協處理器的數據讀寫操作完成之后，將得到的結果發送至下一級流水線；

第三級流水線向嵌入式處理器發起數據回寫請求，并通過通用數據總線將結果返回給嵌入式處理器；

所述高速協處理器接口還包括：時鐘邏輯模塊，用于在所述協處理器接口與外部協處理器具有相同的高速時鐘時進行同步工作模式工作；

在所述協處理器接口與外部協處理器時鐘頻率不同步時進行異步工作模式工作，時鐘同步模塊控制協處理器和CPU之間的數據同步傳輸。

2.如權利要求1所述的嵌入式處理器高速協處理器接口，其特征在于：所述高速協處理器接口還包括協處理器指令定義單元，用于定義協處理器選擇指令、協處理器讀數據指令和協處理器寫數據指令；其中，協處理器選擇指令從多個協處理器中選中其中一個，協處理器讀數據指令從指定的協處理器寄存器中讀取數據并寫入到指定的CPU通用寄存器中，協處理器寫數據指令向選中的協處理器寫入既定數據，等待協處理器對這些數據進行處理。

3.如權利要求1或2所述的嵌入式處理器高速協處理器接口，其特征在于：設定協處理器寄存器相應的控制位來選擇阻塞和非阻塞兩種指令執行方式，其中，指令阻塞模式通過順序執行協處理器指令，對提交的協處理器指令發送至協處理器接口的第二級流水線進行指令執行，沒有提交的指令會阻塞在協處理器接口的第一級流水線上；指令非阻塞模式允許協處理器指令亂序執行，所有的協處理器指令發送至協處理器接口的第二級流水線執行。

4.如權利要求3所述的嵌入式處理器高速協處理器接口，其特征在于：當選中的協處理器在執行過程中出現異常時，異常向量通過協處理器接口返回給嵌入式微處理器，嵌入式微處理器根據返回的異常向量進入對應的異常服務程序。

5.如權利要求2所述的嵌入式處理器高速協處理器接口，其特征在于：所述高速協處理器接口支持至多16個不同的協處理器，通過譯碼所述協處理器選擇指令選中相應的協處理器，后面的協處理器數據讀寫指令的操作是與當前所選的協處理器進行交互。

6.如權利要求2所述的嵌入式處理器高速協處理器接口，其特征在于：所述的高速協處理器接口還包括：

動態低功耗控制邏輯模塊，用于在沒有新的協處理器指令并且協處理器接口處于空閑狀態時關閉模塊時鐘。