[發明專利]玉米螟性信息素中十四碳烯醇乙酸酯的合成方法

有效

• 申請號: 200910092744.X
• 申請日: 2009-09-22
• 公開（公告）號: CN101665430A
• 公開（公告）日: 2010-03-03
• 發明（設計）人: 陳海濱;杜永均
• 申請（專利權）人: 溫州醫學院
• 主分類號: C07C69/145
• 分類號: C07C69/145;C07C67/293
• 代理公司: 溫州甌越專利代理有限公司
• 代理人: 王阿寶

技術領域

本發明涉及CMOS集成電路，尤其涉及一種新型的抗總劑量輻照的CMOS集成電路，屬于電子技術領域。

背景技術

集成電路技術正越來越廣泛的被應用于航天、軍事、核電和高能物理等與總劑量輻照相關的行業中。而且隨著集成電路集成度的不斷提高，半導體器件的尺寸日益減小，淺槽隔離技術正以其優良的器件隔離性能成為集成電路中器件之間電學隔離的主流技術。但是由于總劑量輻照粒子對于器件中二氧化硅氧化層的損傷，會在淺槽隔離結構的氧化層內產生大量的固定正電荷。在NMOS器件中，這些固定正電荷會引起淺槽隔離氧化層附近的襯底反型，并在一定的源漏偏壓下形成寄生管漏電。在器件主管開啟之前，主管處于關態，但是這時的寄生管已經導通，形成較大的關態泄漏電流。這種關態泄漏電流會大大增加集成電路的功耗，并對集成電路的可靠性產生較大的負面影響，成為現階段亟待解決的一個總劑量輻照可靠性問題。

因此，如果能夠在不改變淺槽隔離技術的主流制備工藝的前提下提出一種可以減少NMOS器件總劑量輻照后關態泄漏電流的新型隔離技術，將會對整個集成電路的抗輻照加固具有重大的意義。

發明內容

本發明的目的是提供一種新型的抗總劑量輻照的CMOS集成電路，該集成電路可以減少其中的NMOS器件的關態泄漏電流。

為了實現上述技術目的，本發明采用如下技術方案：

一種新型的抗總劑量輻照的CMOS集成電路，包括NMOS器件和PMOS器件，器件之間通過溝槽隔離，PMOS器件和PMOS器件之間的溝槽用隔離材料一填充，所述隔離材料一在總劑量輻照下產生固定正電荷，其特征在于，NMOS器件和NMOS器件之間用隔離材料二填充，所述隔離材料二在總劑量輻照下產生固定負電荷。

NMOS器件和PMOS器件之間的溝槽可用所述隔離材料一和所述隔離材料二填充，其中所述隔離材料一靠近PMOS器件，所述隔離材料二靠近NMOS器件。

此外，NMOS器件和PMOS之間可通過兩個相鄰的溝槽隔離，和PMOS器件相鄰的溝槽用所述隔離材料一填充，和NMOS器件相鄰的溝槽用所述隔離材料二填充。

本發明所述隔離材料一優選為二氧化硅(SiO₂)；所述隔離材料二優選自氮化硅(Si₃N₄)、氮化鈦(Ti₃N₄)、氮化鉭(TaN)或它們的混合物，此處所述的混合物可以是兩種所述材料的混合物，也可以是三種所述材料的混合物。

下面進一步說明本發明技術方案。

現有的CMOS集成電路包括大量(比如上萬個)NMOS器件和PMOS器件，器件之間通過溝槽隔離。NMOS器件相互之間，PMOS器件相互之間，以及NMOS器件和PMOS器件之間的溝槽均用上述隔離材料一(二氧化硅)填充。

本發明則與之不同。本發明在現有的CMOS集成電路淺槽隔離技術(shallow-trenchisolation：STI)基礎上，引入與傳統工藝完全兼容的上述隔離材料二(氮化硅、氮化鈦、氮化鉭等)，并將這種材料用于NMOS器件相互之間以及NMOS和PMOS器件之間的隔離，在保持原有淺槽隔離技術優勢的基礎上極大幅度的提高了CMOS集成電路的抗總劑量性能。上述隔離材料二的主要特征是在總劑量輻照下能夠在其中產生大量的固定負電荷(如圖1a所示)，這些固定負電荷會引起與淺槽隔離結構臨近部分的襯底形成空穴積累，而對于NMOS器件來說源漏均是N型摻雜，必須要在襯底形成電子積累層才能產生源漏導通電流，造成寄生晶體管泄漏，因而本發明CMOS集成電路中的NMOS器件不存在總劑量輻照引起的寄生晶體管泄漏電流，從根本上消除了寄生晶體管的形成。對于PMOS器件與PMOS器件之間的隔離槽，本發明仍采用傳統的二氧化硅填充，二氧化硅材料在總劑量輻照下會產生大量的固定正電荷(如圖1b所示)，這些固定正電荷會引起與淺槽隔離結構臨近部分的襯底形成電子積累，而對于PMOS器件來說源漏均是P型摻雜，必須要在襯底形成空穴積累層才能產生源漏導通電流，造成寄生晶體管泄漏，因而本發明CMOS集成電路中的PMOS器件也不存在總劑量輻照引起的寄生晶體管泄漏電流，因此本發明從根本上消除了集成電路在總劑量輻照環境中的漏電效應，極大程度的提高了CMOS集成電路的抗總劑量輻照特性，極大地減少了CMOS集成電路在總劑量輻照環境中的靜態功耗，增加了CMOS集成電路的可靠性。