[發(fā)明專利]一種高速DAC的同步方法及裝置

有效

• 申請?zhí)枺?/td>: 200910090366.1
• 申請日: 2009-08-06
• 公開（公告）號: CN101621296A
• 公開（公告）日: 2010-01-06
• 發(fā)明（設(shè)計(jì)）人: 王珺;常鵬;金宏志
• 申請（專利權(quán)）人: 北京華力創(chuàng)通科技股份有限公司
• 主分類號: H03L7/00
• 分類號: H03L7/00;H03M1/66
• 代理公司: 北京凱特來知識產(chǎn)權(quán)代理有限公司
• 代理人: 鄭立明

技術(shù)領(lǐng)域

本發(fā)明涉及一種高速DAC的同步方法及裝置，屬于信號調(diào)制技術(shù)領(lǐng)域。

背景技術(shù)

模擬正交調(diào)制被廣泛的應(yīng)用在通信和雷達(dá)領(lǐng)域。調(diào)制的輸入為I、Q兩路基帶正交模 擬信號。目前，基帶信號處理多采用數(shù)字信號處理的方式實(shí)現(xiàn)，處理完成后的信號通過 數(shù)模轉(zhuǎn)換芯片(Digital?to?Analog?Converter，DAC)轉(zhuǎn)換成正交調(diào)制所需的模擬信 號。

根據(jù)奈奎斯特采樣定理的要求，DAC的采樣頻率必須滿足至少為輸出信號帶寬2.5倍 的要求。也就是說，輸出信號帶寬越寬，相應(yīng)的DAC采樣頻率也要越高。目前，常見的多 通道DAC的采樣頻率普遍較低，其采樣頻率無法滿足輸出寬帶信號的要求；而高采樣速率 的DAC都為單通道。

對于正交模擬調(diào)制來說，I、Q兩路通道必須具有明確的正交相位關(guān)系，以實(shí)現(xiàn)鏡相 頻率的抑制，這就對I、Q兩路通路的同步性提出了嚴(yán)格的要求。對于單通道DAC來說，由 于芯片自身存在差異，所以除了在硬件電路上保證相關(guān)信號走線的嚴(yán)格等長外，還需要 其他輔助手段，來保證兩路輸出信號的同步性，為了方便與其他數(shù)字器件的接口，都采 用低速并行輸入，然后芯片內(nèi)部進(jìn)行并串轉(zhuǎn)換成高速信號的方式，以降低輸入數(shù)字信號 的速率，便于硬件電路的實(shí)現(xiàn)。DAC上電時(shí)，時(shí)鐘分頻器可能在多個(gè)狀態(tài)中的任意一個(gè)狀 態(tài)啟動，不同DAC的時(shí)鐘分頻器在不同的狀態(tài)啟動，從而引起多個(gè)DAC輸出的數(shù)據(jù)之間會 有一個(gè)或多個(gè)時(shí)鐘周期的延遲，導(dǎo)致多個(gè)DAC輸出信號的不同步。

因此，在現(xiàn)有的高速DAC技術(shù)中存在輸出信號不同步的問題。

發(fā)明內(nèi)容

本發(fā)明提供了一種高速DAC的同步方法及裝置，以解決在現(xiàn)有的高速DAC技術(shù)中存在 輸出信號不同步的問題。

一種高速DAC的同步方法，包括：

將輸入的時(shí)鐘信號進(jìn)行預(yù)定倍數(shù)的倍頻和分路，得到兩路同頻同相的時(shí)鐘信號并發(fā) 送；

將接收到的兩路同頻同相的時(shí)鐘信號分別進(jìn)行預(yù)定倍數(shù)的分頻，并分別將兩路分頻 時(shí)鐘信號發(fā)送；

分別對接收到的兩路分頻時(shí)鐘信號進(jìn)行采樣，若檢測到兩路分頻時(shí)鐘信號的采樣不 同步，則發(fā)送在預(yù)定時(shí)間內(nèi)屏蔽其中一路時(shí)鐘信號的請求給所述時(shí)鐘管理單元，并對由 所述時(shí)鐘管理單元重新發(fā)送的兩路時(shí)鐘信號的分頻時(shí)鐘信號進(jìn)行采樣，直到兩路分頻時(shí) 鐘信號同步。

一種高速DAC的同步裝置，包括：

時(shí)鐘管理單元，用于將輸入的時(shí)鐘信號進(jìn)行預(yù)定倍數(shù)的倍頻和分路，得到兩路同頻 同相的時(shí)鐘信號并發(fā)送；

分頻單元，用于將接收到的兩路同頻同相的時(shí)鐘信號分別進(jìn)行預(yù)定倍數(shù)的分頻，并 分別將兩路分頻時(shí)鐘信號發(fā)送；

中央控制單元，用于分別對接收到的兩路分頻時(shí)鐘信號進(jìn)行采樣，若檢測到兩路分 頻時(shí)鐘信號的采樣不同步，則發(fā)送在預(yù)定時(shí)間內(nèi)屏蔽其中一路時(shí)鐘信號的請求給所述時(shí) 鐘管理單元，并對由所述時(shí)鐘管理單元重新發(fā)送的兩路時(shí)鐘信號的分頻時(shí)鐘信號進(jìn)行采 樣，直到兩路分頻時(shí)鐘信號同步。

本發(fā)明通過屏蔽一路時(shí)鐘信號產(chǎn)生的時(shí)間差調(diào)整使兩路時(shí)鐘信號同步，解決了在現(xiàn) 有的高速DAC技術(shù)中存在輸出信號不同步的問題。

附圖說明

圖1是本發(fā)明的具體實(shí)施方式提供的一種高速DAC的同步方法的流程示意圖；

圖2是本發(fā)明的具體實(shí)施方式提供的一種高速DAC的同步裝置的結(jié)構(gòu)示意圖；

圖3是本發(fā)明的具體實(shí)施方式提供的一種高速DAC的同步裝置的原理示意圖；

圖4是本發(fā)明的具體實(shí)施方式提供的時(shí)鐘相位檢測原理示意圖；

圖5是本發(fā)明的具體實(shí)施方式提供的在N＝4分頻的過程中可能出現(xiàn)的相位關(guān)系示意 圖；

圖6是是本發(fā)明的具體實(shí)施方式提供的FPGA內(nèi)部狀態(tài)機(jī)示意圖。

具體實(shí)施方式

本發(fā)明的具體實(shí)施方式提供了一種高速DAC的同步方法，首先將輸入的時(shí)鐘信號進(jìn)行 預(yù)定倍數(shù)的倍頻和分路，得到兩路同頻同相的時(shí)鐘信號并發(fā)送；然后將接收到的兩路同 頻同相的時(shí)鐘信號分別進(jìn)行預(yù)定倍數(shù)的分頻，并分別將兩路分頻時(shí)鐘信號發(fā)送；最后分 別對接收到的兩路分頻時(shí)鐘信號進(jìn)行采樣，若檢測到兩路分頻時(shí)鐘信號的采樣不同步， 則發(fā)送在預(yù)定時(shí)間內(nèi)屏蔽其中一路時(shí)鐘信號的請求給所述時(shí)鐘管理單元，并對由所述時(shí) 鐘管理單元重新發(fā)送的兩路時(shí)鐘信號的分頻時(shí)鐘信號進(jìn)行采樣，直到兩路分頻時(shí)鐘信號 同步。