[發(fā)明專利]一種存儲器數(shù)據(jù)采樣裝置及一種采樣控制器

有效

• 申請?zhí)枺?/td>: 200910087727.7
• 申請日: 2009-06-19
• 公開（公告）號: CN101692346A
• 公開（公告）日: 2010-04-07
• 發(fā)明（設(shè)計）人: 林川
• 申請（專利權(quán)）人: 北京中星微電子有限公司
• 主分類號: G11C5/00
• 分類號: G11C5/00;G06F12/00;G11C7/00;G06F13/38
• 代理公司: 北京潤澤恒知識產(chǎn)權(quán)代理有限公司 11319
• 代理人: 蘇培華

技術(shù)領(lǐng)域

本發(fā)明涉及處理器技術(shù)領(lǐng)域，特別是涉及一種存儲器數(shù)據(jù)采樣裝置及一種采樣控制器。?

背景技術(shù)

存儲器是處理器的重要組成部分，主要功能是為處理器提供數(shù)據(jù)存放區(qū)域，可以用于存放正在執(zhí)行的程序、原始數(shù)據(jù)、中間結(jié)果和運算結(jié)果，也可以作為處理器運行程序的區(qū)域，還可以配合處理器與外部設(shè)備進行通訊。因此，存儲器通常需要具備容量大、速度快、可靠性高的特點。?

對于高速存儲器，在時鐘周期的上升沿和下降沿時都會傳輸數(shù)據(jù)，即在一個時鐘周期內(nèi)，存儲器工作兩次。由于在高頻時鐘下，每筆數(shù)據(jù)的有效長度很短，所以需要采樣電路能非常準確地采樣，采樣電路的性能將影響到整個存儲器的可靠性。高頻的時鐘和快速的數(shù)據(jù)傳輸率，使存儲器的數(shù)據(jù)采樣裝置成為設(shè)計的難點。?

目前，常用的存儲器采樣裝置是以同步方式進行數(shù)據(jù)采樣的，一種實現(xiàn)方案原理圖如圖1所示。所述采樣裝置包括采樣控制器和存儲器芯片。其中，控制器包含三個三態(tài)門單元PMEMIO、PMEMIO1、PMEMIO2和兩個寄存器單元DQ_S1、DQ_S2。所述三態(tài)門單元PMEMIO，包括端口I，端口C和端口PAD，信號從端口I輸入，端口PAD輸出。所述三態(tài)門單元PMEMIO1，包括端口I，端口C和端口PAD，信號從端口PAD輸入，端口C輸出。所述三態(tài)門單元PMEMIO2，包括端口I，端口C和端口PAD，信號從端口PAD輸入，端口C輸出。存儲器芯片包括工作時鐘輸入端口CK、輸出數(shù)據(jù)端口DQn以及輸出采樣時鐘信號端口DQS。工作原理如下：?

控制器將時鐘DCLK反相后，由三態(tài)門單元PMEMIO的端口I輸入到三態(tài)門后，由端口PAD輸出，作為存儲器芯片的工作時鐘；存儲器芯片的時鐘輸入端口CK接收所述工作時鐘，經(jīng)過信號延遲后，輸出數(shù)據(jù)端口DQn輸出數(shù)據(jù)，由三態(tài)門單元PMEMIO1的端口PAD輸入到三態(tài)門后，由端口C?輸出到寄存器DQ_S1；同時，輸出采樣時鐘信號端口DQS輸出的采樣時鐘，由三態(tài)門單元PMEMIO2的端口PAD輸入到三態(tài)門后，由端口C輸出到寄存器DQ_S1的時鐘端口CK1，對輸入到寄存器DQ_S1中的數(shù)據(jù)進行采樣，并且在寄存器DQ_S1中保存一個DCLK時鐘周期，然后控制器將DCLK作為寄存器DQ_S2的采樣時鐘輸入到寄存器DQ_S2的采樣時鐘端口CK2，對寄存器DQ_S1中數(shù)據(jù)進行采樣，將采樣數(shù)據(jù)同步到寄存器DQ_S2的時鐘域，完成同步方式數(shù)據(jù)采樣。?

由上述工作原理可以看出，存儲器芯片延遲和控制器輸入/輸出端口讀寫延遲造成寄存器DQ_S1和寄存器DQ_S2的時鐘信號存在相位差，因此，所述同步采樣裝置需要預(yù)先將可能的最大延遲估算出來，進而根據(jù)所述延遲估算出所述相位差，這樣寄存器DQ_S1和寄存器DQ_S2的時鐘信號按照所述相位差來進行同步過程，才能保證數(shù)據(jù)采樣的準確性。但是，如果溫度變化或者受到外部電磁干擾，所述延遲會變大，所產(chǎn)生的相位差也會隨之變大，當所述相位差大于預(yù)先估算的相位差時，所述寄存器DQ_S2將不能從寄存器DQ_S1正確讀取有效數(shù)據(jù)，不能準確采樣，使得整個存儲器采樣裝置的可靠性降低。?

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是提供一種存儲器數(shù)據(jù)采樣裝置及一種采樣控制器，能夠準確地實現(xiàn)存儲器芯片輸出數(shù)據(jù)的采樣，以提高裝置的可靠性和使用率。?

為了解決上述問題，本發(fā)明公開了一種存儲器數(shù)據(jù)采樣裝置，包括存儲器芯片和采樣控制器，所述存儲器芯片包括輸出數(shù)據(jù)端口以及輸出數(shù)據(jù)采樣時鐘端口，所述采樣控制器包括：?

第一輸入單元，用于接收來自存儲器芯片輸出數(shù)據(jù)端口的采樣數(shù)據(jù)；?

第二輸入單元，用于接收來自存儲器芯片輸出數(shù)據(jù)采樣時鐘端口的時鐘信號；?

異步數(shù)據(jù)緩存器，包括緩存器寫數(shù)據(jù)端、緩存器讀數(shù)據(jù)端和內(nèi)部存儲器，?所述緩存器寫數(shù)據(jù)端接收所述時鐘信號并作為輸入寫時鐘，控制將所述第一輸入單元的采樣數(shù)據(jù)存儲到內(nèi)部存儲器；當所述采樣數(shù)據(jù)存儲到內(nèi)部存儲器后，觸發(fā)所述緩存器讀數(shù)據(jù)端從所述內(nèi)部存儲器讀出該采樣數(shù)據(jù)。?

其中，所述緩存器寫數(shù)據(jù)端包括：?

輸入寫時鐘端口，用于接收來自第二輸入單元的時鐘信號，并作為輸入寫時鐘；?

輸入寫控制端口，用于接收寫控制信號；?

輸入寫數(shù)據(jù)端口，用于根據(jù)所述輸入寫時鐘和寫控制信號，將所述第一輸入單元的采樣數(shù)據(jù)存儲到內(nèi)部存儲器，并將寫操作計數(shù)器加一。?

其中，所述緩存器讀數(shù)據(jù)端包括：?

輸入讀時鐘端口，用于接收讀時鐘信號；?