[發明專利]集成電路和集成電路解方程的方法

有效

• 申請號: 200910086802.8
• 申請日: 2009-06-05
• 公開（公告）號: CN101571795A
• 公開（公告）日: 2009-11-04
• 發明（設計）人: 張玉倫
• 申請（專利權）人: 深圳華為通信技術有限公司
• 主分類號: G06F7/38
• 分類號: G06F7/38;G06F7/544;G06F7/57;H03K19/00
• 代理公司: 北京同立鈞成知識產權代理有限公司
• 代理人: 劉 芳

1.一種集成電路，用于求解線性方程G＝RH，其中G為常數向量、R為系數矩陣、H為待求解向量，其特征在于，包括：乘法電路、加法電路、開方電路、除法電路、存儲器和控制單元；

所述乘法電路、所述加法電路、所述開方電路和所述除法電路依次串聯，所述加法電路與所述除法電路連接，所述除法電路與所述存儲器連接，所述存儲器與所述乘法電路連接；

所述控制單元用于當所述系數矩陣為正定對稱的矩陣時，控制所述乘法電路、所述加法電路、所述開方電路、所述除法電路和所述存儲器將正定對稱的系數矩陣分解為三角矩陣與所述三角矩陣的轉置矩陣的乘積；

所述控制單元還用于控制所述乘法電路、所述加法電路、所述除法電路和所述存儲器，根據所述三角矩陣和所述常數向量計算出中間向量后、根據所述中間向量和所述三角矩陣的轉置矩陣計算所述待求解向量。

2.根據權利要求1所述的集成電路，其特征在于，還包括：

所述控制單元還用于當所述系數矩陣為非正定對稱的矩陣時，控制所述乘法電路、所述加法電路和所述存儲器將所述系數矩陣轉換為正定對稱的矩陣、并將所述常數向量轉化為所述正定對稱的系數矩陣對應的常數向量。

3.根據權利要求1或2所述的集成電路，其特征在于，所述乘法電路包括乘法器，與所述乘法器輸入端分別連接的第一寄存器和第二寄存器，與所述第一寄存器連接的第一選通器，以及與所述第二寄存器連接的第二選通器；

所述第一選通器和所述第二選通器分別與所述存儲器、所述加法電路和所述控制單元連接；

所述乘法器用于將所述第一寄存器和所述第二寄存器中的數據相乘，并輸入到所述加法電路；

所述第一選通器和所述第二選通器用于根據所述控制單元發出的選通信號選擇存儲器或加法電路反饋的數據，分別輸入所述第一寄存器和第二寄存器。

4.根據權利要求1或2所述的集成電路，其特征在于，所述加法電路包括：與所述乘法電路連接的第三寄存器，與所述第三寄存器連接的第一加法器，與所述第一加法器依次閉環連接的第四寄存器和第三選通器，與所述第一加法器依次串聯的第四選通器、第五寄存器、第二加法器、第六寄存器；

所述第四選通器的輸入端與所述第五寄存器的輸出端連接；

所述第一加法器用于對所述第三寄存器和所述第四寄存器中的數據進行累加；

所述第四選通器用于根據所述控制單元發出的選通信號選擇第一加法器的累加結果、輸入所述第五寄存器；

所述第二加法器用于對所述第五寄存器中的累加結果與所述存儲器發送的數據進行加法運算。

5.根據權利要求4所述的集成電路，其特征在于，所述第五寄存器和第二加法器通過位處理器連接；所述位處理器用于根據所述控制單元發出的移位或限幅信號對所述第五寄存器輸出的數據進行移位或限幅處理。

6.根據權利要求1或2所述的集成電路，其特征在于，所述開方電路包括開方器，所述開方器的輸入端與所述加法電路連接，用于對所述加法電路輸出的數據進行開方運算。

7.根據權利要求6所述的集成電路，其特征在于，所述除法電路包括除法器，與所述除法器的輸入端連接的第五選通器；

所述第五選通器的輸入端分別與所述開方電路中的開方器、所述加法電路和所述控制單元連接；

所述除法器分別與所述存儲器、所述控制單元連接；

所述第五選通器用于根據所述控制單元發出的選通信號選擇將所述開方器或所述加法電路的數據輸入到所述除法器；

所述除法器用于對接收的數據進行倒數運算后，將倒數運算的結果發送至所述存儲器。

8.根據權利要求4所述的集成電路，其特征在于，所述存儲器包括：

第六選通器，分別與所述除法電路、所述加法電路和所述控制單元連接，用于根據所述控制單元發出的選通信號選擇將所述除法電路或所述加法電路的數據輸入第一存儲單元；

第七選通器，分別與所述第一存儲單元、所述加法電路中的第二加法器和所述控制單元連接，用于根據所述控制單元發出的選通信號將所述第一存?