[發(fā)明專(zhuān)利]基于FPGA的UWB雷達(dá)信號(hào)模擬器及UWB雷達(dá)信號(hào)產(chǎn)生方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200910083843.1
• 申請(qǐng)日: 2009-05-07
• 公開(kāi)（公告）號(hào): CN101576619A
• 公開(kāi)（公告）日: 2009-11-11
• 發(fā)明（設(shè)計(jì)）人: 王俊;李偉;田繼華;張玉璽;于鵬飛;張文昊
• 申請(qǐng)（專(zhuān)利權(quán)）人: 北京航空航天大學(xué)
• 主分類(lèi)號(hào): G01S7/282
• 分類(lèi)號(hào): G01S7/282
• 代理公司: 北京慧泉知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 王順榮;唐愛(ài)華

1.一種基于FPGA的UWB雷達(dá)信號(hào)模擬器，該信號(hào)模擬器主要包括： PC104接口模塊、RAM模塊、FPGA模塊和高速DAC模塊；

PC104接口模塊：提供一個(gè)PC104的主機(jī)接口，完成與PC104形式的主機(jī) 通過(guò)PCI協(xié)議完成數(shù)據(jù)傳輸；PC104接口模塊采用PCI9054芯片，PCI9054采 用了PLX公司先進(jìn)的數(shù)據(jù)流水線架構(gòu)，支持三種操作模式，M模式，C模式， J模式，其中J模式是本地總線的數(shù)據(jù)線與地址線復(fù)用模式，也是本文設(shè)計(jì)中 所采用的模式；

RAM模塊：采用6片32位寬的ZBT-SRAM作為數(shù)據(jù)緩存，實(shí)現(xiàn)100％的 總線利用率，最高工作頻率為200MHz；每個(gè)控制器的最高數(shù)據(jù)帶寬為 12*1600Mbps，滿(mǎn)足當(dāng)前大多數(shù)采樣率DAC的數(shù)據(jù)率要求；

FPGA模塊：FPGA采用Xilinx公司推出的Virtex-4系列產(chǎn)品XC4VLX40； 該FPGA內(nèi)部具有豐富的資源，包括8個(gè)數(shù)字時(shí)鐘管理器、288Kbits的分布 RAM、64×16kByte的Block?RAM、64個(gè)XtremeDSP單元、640個(gè)可配置I/O 引腳；FPGA完成控制邏輯，包括：PCI接口控制模塊、RAM控制模塊、高速 DAC控制模塊、雷達(dá)波形控制模塊；

高速DAC模塊：DAC芯片選擇ADI公司的AD9736；AD9736的轉(zhuǎn)換速 率為1.2Gsps、位寬14bits，數(shù)據(jù)輸入電平采用低電壓差分信號(hào)電平——LVDS， 既提供了足夠高的資料變換速率，又降低了系統(tǒng)的功耗；

上述各模塊之間通過(guò)FPGA模塊內(nèi)部的控制模塊實(shí)現(xiàn)彼此間的連接，其中 PC104接口控制模塊完成FPGA模塊與PC104接口模塊的對(duì)接，控制上位機(jī)產(chǎn) 生的數(shù)據(jù)由PC104接口模塊傳輸?shù)紽PGA模塊內(nèi)部；RAM控制模塊完成FPGA 模塊與RAM模塊的對(duì)接，實(shí)現(xiàn)了數(shù)據(jù)在FPGA與ZBT-SRAM之間的傳輸；高 速DAC控制模塊完成FPGA模塊與高速DAC模塊的對(duì)接，控制高速DAC模 塊產(chǎn)生各種雷達(dá)波形；

其中，所述的RAM模塊中的6片32位寬的ZBT-SRAM作為數(shù)據(jù)緩存， 每3個(gè)存儲(chǔ)器一組，由兩個(gè)獨(dú)立的控制器控制，兩組既可乒乓工作，也可同時(shí) 工作；

其中，根據(jù)基于FPGA的UWB雷達(dá)信號(hào)模擬器信號(hào)的產(chǎn)生方法，其特征 在于：該方法具體為：

(1)、波形數(shù)據(jù)的產(chǎn)生

UWB雷達(dá)信號(hào)模擬器是基于直接數(shù)字波形合成法，其中波形數(shù)據(jù)的產(chǎn)生 由上位機(jī)PC104完成；上位機(jī)PC104主要完成各種輸出波形的設(shè)置，并通過(guò)內(nèi) 部軟件產(chǎn)生輸出波形的采樣數(shù)據(jù)；

(2)、波形數(shù)據(jù)的傳遞

UWB雷達(dá)信號(hào)模擬器提供一個(gè)PC104接口用來(lái)實(shí)現(xiàn)波形數(shù)據(jù)在上位機(jī) PC104和FPGA之間的傳輸，其中波形數(shù)據(jù)在二者之間的傳輸時(shí)序及傳輸模式 由PC104接口模塊控制實(shí)現(xiàn)；

(3)、波形數(shù)據(jù)的存儲(chǔ)

FPGA接收來(lái)自上位機(jī)PC104的采樣數(shù)據(jù)后首先要將采樣數(shù)據(jù)進(jìn)行存儲(chǔ)， 采用6片32位寬的ZBT-SRAM存儲(chǔ)波形數(shù)據(jù)，實(shí)現(xiàn)100％的總線利用率；每3 個(gè)存儲(chǔ)器一組，由兩個(gè)獨(dú)立的控制器控制，兩組既可乒乓工作，也可同時(shí)工作； 整個(gè)數(shù)據(jù)的存儲(chǔ)過(guò)程由FPGA模塊和RAM模塊共同控制實(shí)現(xiàn)；

(4)、波形數(shù)據(jù)的轉(zhuǎn)換

ZBT-SRAM中存儲(chǔ)的波形數(shù)據(jù)最終需要通過(guò)數(shù)模轉(zhuǎn)換以模擬信號(hào)的形式 輸出，從而得到實(shí)際需求的雷達(dá)信號(hào)；FPGA模塊控制RAM模塊按順序訪問(wèn) ZBT-SRAM以讀取其中存儲(chǔ)的波形數(shù)據(jù)，然后將讀取的波形數(shù)據(jù)依次傳遞給高 速DAC模塊，最后由FPGA模塊控制高速DAC模塊完成各種雷達(dá)波形的產(chǎn)生；

其中，DAC的控制、數(shù)據(jù)存儲(chǔ)、傳輸方法直接決定著性能指標(biāo)，其數(shù)據(jù)通 路及控制方法包括PCI、SRAM和DAC三個(gè)數(shù)據(jù)接口，三者的數(shù)據(jù)寬度和數(shù)據(jù) 傳輸速率不盡相同；利用兩個(gè)輸入輸出寬度不同的FIFO完成三者之間的數(shù)據(jù) 傳輸；PC104與SRAM之間的FIFO——稱(chēng)為寫(xiě)數(shù)據(jù)FIFO，輸入32bits輸出 96bits，分別對(duì)應(yīng)于PCI32bits、3個(gè)SRAM共96bits，PCI輸入數(shù)據(jù)的時(shí)鐘為 33MHz，輸出到SRAM數(shù)據(jù)的時(shí)鐘為200MHz；SRAM與DAC之間的FIFO- -稱(chēng)為讀數(shù)據(jù)FIFO，輸入96bits輸出14bits，分別對(duì)應(yīng)于3個(gè)SRAM共96bits、 DAC14bits，SRAM輸入數(shù)據(jù)的時(shí)鐘為200MHz，輸出到DAC數(shù)據(jù)的時(shí)鐘為 1.2GHz；

寫(xiě)數(shù)據(jù)FIFO輸入數(shù)據(jù)率為33MHz*32bits＝132MBPS，輸出的數(shù)據(jù)率為 200MHz*96bits＝2.4GBPS，輸入數(shù)據(jù)率小于輸出數(shù)據(jù)率，輸入輸出數(shù)據(jù)率之比 為5.5％；產(chǎn)生PD雷達(dá)信號(hào)，需要傳輸?shù)臑槊}內(nèi)信號(hào)，對(duì)于占空比小于5.5％ 的PD雷達(dá)經(jīng)PC104實(shí)時(shí)傳輸；

與寫(xiě)數(shù)據(jù)FIFO不同，讀數(shù)據(jù)FIFO是連接SRAM和DAC之間的數(shù)據(jù)通道， 該FIFO的輸入輸出數(shù)據(jù)率必須嚴(yán)格匹配，以滿(mǎn)足DAC數(shù)據(jù)輸出的要求；讀數(shù) 據(jù)FIFO輸入數(shù)據(jù)率為200MHz*96bits＝2.4GBPS，輸出的數(shù)據(jù)率為1.2GHz* 14bits＝2.1GBPS，輸入數(shù)據(jù)率大于輸出數(shù)據(jù)率，滿(mǎn)足DAC高速輸出的要求；

系統(tǒng)初始化時(shí)，用戶(hù)生成的脈內(nèi)波形數(shù)據(jù)通過(guò)32bits的PCI總線接口，傳 輸?shù)絊RAM控制模塊的輸入FIFO中；SRAM的控制模塊將輸入FIFO中的數(shù) 據(jù)分別送到3個(gè)32bits的SRAM中；當(dāng)模擬信號(hào)產(chǎn)生到脈內(nèi)信號(hào)時(shí)，SRAM控 制模塊以200MHz的速度讀取3個(gè)SRAM共3*32bits的數(shù)據(jù)，并將數(shù)據(jù)通過(guò)控 制模塊中的DAC輸出FIFO傳輸給DAC；FPGA以1.2GHz的速度將14bits寬 的數(shù)據(jù)輸入到DAC；DAC芯片輸出后經(jīng)過(guò)重構(gòu)濾波器等轉(zhuǎn)換為模擬信號(hào)。