[發(fā)明專利]一種面積優(yōu)化的流水結(jié)構(gòu)水聲擴頻通信帶通信號捕獲電路

無效

• 申請?zhí)枺?/td>: 200910079581.1
• 申請日: 2009-03-10
• 公開（公告）號: CN101494505A
• 公開（公告）日: 2009-07-29
• 發(fā)明（設(shè)計）人: 張曉彤;劉蘭軍;王沁;劉金龍;王有華
• 申請（專利權(quán)）人: 北京科技大學
• 主分類號: H04B13/02
• 分類號: H04B13/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域

本發(fā)明屬于水聲擴頻通信信號同步捕獲和水聲通信數(shù)字集成電路設(shè)計的技術(shù)領(lǐng)域，特別涉及一種面積優(yōu)化的流水結(jié)構(gòu)水聲擴頻通信帶通信號捕獲電路。

背景技術(shù)

水聲通信是實現(xiàn)水下無線通信的主要方式，基于水聲通信的水下無線傳感器網(wǎng)絡(luò)(UWSN)技術(shù)是當前海洋實時監(jiān)測領(lǐng)域的研究熱點之一。而水聲通信所依賴的水聲信道是一個窄帶寬、存在大而時變的傳輸延遲、高噪聲、嚴重多徑衰落的時變、空變信道；同時，由于水聲信道的窄帶寬、大而時變的延遲，使得FDMA、TDMA等組網(wǎng)協(xié)議不適合水下無線傳感器網(wǎng)絡(luò)，而CDMA成為一種有效的解決策略。因此，抗干擾性強、可有效利用帶寬、可抗多徑衰落、可支持CDMA組網(wǎng)的直接序列擴頻技術(shù)成為面向水聲傳感器網(wǎng)絡(luò)應用的水聲通信的一個有效解決方案，成為當前水聲通信的研究熱點之一。

支持CDMA組網(wǎng)的水聲直接序列擴頻通信系統(tǒng)需要解決的關(guān)鍵技術(shù)之一就是基于帶通信號的擴頻碼相位同步捕獲技術(shù)。目前，直接序列擴頻通信信號同步捕獲通常采用相關(guān)捕獲法，即計算接收端采樣信號與本地副本的相關(guān)值，相關(guān)值峰值的位置確定為信號同步點。主要的相關(guān)捕獲法有：1)串行搜索捕獲法，硬件電路實現(xiàn)簡單，但是當接收信號同本地副本之間失配量較大時，同步捕獲的時延比較大；2)并行搜索捕獲法，同步捕獲的時延比較小，但這種方法是用消耗硬件資源為代價換取捕獲效率，硬件資源占用比較大；3)延遲相關(guān)捕獲法，又稱匹配濾波器法，是一種利用匹配濾波器原理實現(xiàn)相關(guān)檢測的捕獲電路設(shè)計方法，延遲相關(guān)捕獲法具有捕獲時延小、誤捕獲率低等優(yōu)勢，是相關(guān)捕獲電路有效的設(shè)計方法。

延遲相關(guān)捕獲電路的資源占用情況跟具體實現(xiàn)相關(guān)，目前的各種擴頻系統(tǒng)主要基于基帶信號采用延遲相關(guān)捕獲電路實現(xiàn)擴頻碼相位的同步捕獲，相關(guān)運算數(shù)據(jù)量小，資源占用的問題不突出；而支持CDMA組網(wǎng)的水聲直接序列擴頻通信系統(tǒng)需要基于帶通信號采用延遲相關(guān)捕獲電路實現(xiàn)擴頻碼相位的同步捕獲，相關(guān)運算數(shù)據(jù)量大，電路資源占用和電路運行功耗問題突出，需要進行規(guī)劃設(shè)計。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是：針對本地副本數(shù)據(jù)具有周期性特點的水聲直接序列擴頻通信系統(tǒng)，設(shè)計一種電路資源占用較少、電路運行功耗較低的基于現(xiàn)場可編程門陣列(FPGA)實現(xiàn)的帶通信號延遲相關(guān)捕獲電路實現(xiàn)方案，該電路可有效實現(xiàn)水聲直接序列擴頻系統(tǒng)帶通信號的信號捕獲，同時，作為一個獨立模塊，可方便集成到各種水聲直接序列擴頻通信系統(tǒng)中，為水聲擴頻通信專用芯片的設(shè)計提供基礎(chǔ)。

本發(fā)明提出的一種面積優(yōu)化的流水結(jié)構(gòu)水聲擴頻通信帶通信號捕獲電路利用本地副本的周期性，采用“先加后乘”的電路結(jié)構(gòu)，減少了系統(tǒng)的乘法器數(shù)量，只采用一個乘法器；系統(tǒng)包括數(shù)據(jù)采樣存儲控制邏輯、采樣數(shù)據(jù)緩沖區(qū)、數(shù)據(jù)讀取控制邏輯、擴頻碼輸出邏輯、同或陣列、加法器陣列、載波輸出邏輯、乘法器、累加器、比較輸出邏輯等模塊，運算電路采用流水線結(jié)構(gòu)設(shè)計，具有采樣時鐘和運算時鐘兩個工作時鐘，運算時鐘是采樣時鐘的數(shù)倍頻，通過對流水運算電路的復用，實現(xiàn)在單個采樣時鐘周期內(nèi)完成采樣緩沖區(qū)內(nèi)所有數(shù)據(jù)跟本地副本的相關(guān)運算并做出判決。

所述的采樣數(shù)據(jù)緩沖區(qū)是一個同步雙口RAM陣列，由多個結(jié)構(gòu)相同的雙口RAM模塊組成，各個雙口RAM模塊具有相互獨立的寫控制信號，具有相互統(tǒng)一的讀控制信號、寫地址、讀地址、寫時鐘、讀時鐘，可實現(xiàn)對任意單個存儲單元的寫操作和對多個存儲單元的同時讀操作。

所述的采樣存儲控制邏輯負責將采樣數(shù)據(jù)按順序循環(huán)寫入到采樣數(shù)據(jù)緩沖區(qū)中，其存儲策略是：將整個雙口RAM陣列統(tǒng)一編址，先寫雙口RAM模塊1的第1個單元，再寫雙口RAM模塊1的第2個單元，依次類推，寫完雙口RAM模塊1的所有單元后，再依次寫雙口RAM模塊2的各個單元，依次類推，寫完整個雙口RAM陣列后再重復上述過程，實現(xiàn)對采樣數(shù)據(jù)緩沖區(qū)的循環(huán)存儲；采樣存儲控制邏輯的存儲指針總是指向當前采樣數(shù)據(jù)緩沖區(qū)數(shù)據(jù)最老的單元，存儲完最新數(shù)據(jù)后存儲指針自動更新以指向當前采樣數(shù)據(jù)緩沖區(qū)數(shù)據(jù)最老的單元。

所述的數(shù)據(jù)讀取控制邏輯負責將采樣數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)讀取給同或陣列，其通過同時產(chǎn)生多個雙口RAM模塊的讀地址和讀信號，在單個運算時鐘周期內(nèi)同時讀取多個存儲單元的數(shù)據(jù)給同或陣列。

所述的擴頻碼輸出邏輯負責為讀出的每個緩沖區(qū)單元數(shù)據(jù)匹配相應的擴頻碼數(shù)據(jù)，在單個運算時鐘周期內(nèi)產(chǎn)生與數(shù)據(jù)讀取控制邏輯所讀出緩沖區(qū)數(shù)據(jù)一一匹配的擴頻碼數(shù)據(jù)給同或陣列。

所述的同或陣列是由多個同或器組成的并行同或運算單元，用于根據(jù)擴頻碼的符號對數(shù)據(jù)進行預處理。