[發明專利]一種實現可變符號率的方法和裝置

無效

• 申請號: 200910077514.6
• 申請日: 2009-01-21
• 公開（公告）號: CN101483439A
• 公開（公告）日: 2009-07-15
• 發明（設計）人: 羅威
• 申請（專利權）人: 深圳市同洲電子股份有限公司
• 主分類號: H03M3/00
• 分類號: H03M3/00
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 宋志強;麻海明

技術領域

本發明涉及信號調制技術，尤其涉及一種實現可變符號率的方法和裝置。

背景技術

當前市場上流行的調制器，通常都具有可變符號率的調節功能，而符號率和時鐘頻率存在著直接關系，因此當前實現可變符號率調節通常是通過一個時鐘可調的芯片來輸出可變時鐘信號，從而最終達到調節符號率的目的。

目前市面上主流的能夠實現時鐘可調功能的芯片，均為采用直接數字頻率合成技術(Direct?Digital?Frequency?Synthesis，DDFS，一般簡稱為DDS)的芯片。所述DDS，是從相位概念出發直接合成所需要波形的一種新的頻率合成技術。目前各大芯片制造廠商都相繼推出采用最新的互補型金屬氧化物半導體(Complementary?Metal-Oxide-Semiconductor，CMOS)工藝生產的高性能、多功能的DDS芯片，例如Analog?Devices公司的AD9910、AD9912等芯片，都可以用于輸出可變時鐘信號。

圖1所示是DDS芯片的電路工作原理框圖，DDS以數控振蕩器的方式，產生頻率、相位可控制的正弦波。所述DDS芯片中一般包括頻率累加器110、相位累加器120、幅度/相位轉換電路130、數模轉換器(DAC)140和低通濾波器(LPF)150，其中：

頻率累加器110，用于對輸入信號(圖1中f_i)進行累加運算，產生頻率控制字X(也稱為相位步進量)；

相位累加器120，進一步由N位全加器121和N位累加寄存器122級聯而成，由圖1可見，所述相位累加器120是典型的反饋電路，用于對代表頻率的2進制頻率控制字X進行累加運算，產生累加相位數據Y，并經由N位累加寄存器122鎖存后輸出；

幅度/相位轉換電路130，其實質是一個波形存儲器，用于根據相位累加器120產生的累加相位數據Y進行查表，將查表得到的數據送入DAC140，并經DAC140再送入LPF150。

其具體工作過程如下：

所述DDS芯片連接有基準時鐘fz，每來一個時鐘脈沖，N位全加器121將所述頻率控制字X與N位累加寄存器122反饋的當前時鐘周期的前一周期生成的累加相位數據Y’相加，把相加后的結果送至N位累加寄存器122的輸入端；

N位累加寄存器122一方面將當前時鐘周期所產生的新的累加相位數據Y反饋到N位全加器121的輸入端，以使該加法器在當前時鐘周期的下一周期的時鐘脈沖作用下繼續與頻率控制字X相加；另一方面將所述累加相位數據Y作為取樣地址值送入幅度/相位轉換電路130；

幅度/相位轉換電路130根據所述取樣地址值查找該地址值對應的波形數據，按照該波形數據輸出相應的波形數據。

需要指出的是，所述幅度/相位轉換電路130輸出的波形數據為數字信號，該數字信號經過DAC140轉換為模擬信號，再由LPF150濾除雜散波和諧波以后，得到一個輸出頻率為fs的正弦波，且輸出頻率fs由fz、X和N共同決定，即fs＝X*fz/2^N，其中X＜2^N-1。

例如，我們假定基準時鐘fz為70MHz，相位累加器120為16位累加器(即N＝16)，2進制頻率控制字X為4096，則4096×70/2¹⁶＝4.375MHz。

由于基準時鐘fz一般固定，因此，在理論上，通過設定相位累加器的位數(即N的值)和頻率控制字X的值，就可以產生任一頻率的輸出。

然而，盡管時鐘可調的芯片能夠輸出可變時鐘信號，但同時也存在著明顯的缺點：

首先，可變時鐘的芯片成本較高、價格昂貴，例如所述AD9910、AD9912等芯片，其單片價格一般都在250元人民幣以上，相比于調制器設備中的其他元件一般在幾塊到十幾塊的平均成本而言，這一價格無疑大大超過設備生產商的成本要求。

此外，從應用角度，輸出符號率的調節范圍越寬則通用性越好，而輸出符號率的調節范圍越寬，相應的就需要調制器的系統時鐘的頻段越寬：例如，如果某系統要求的輸出符號率范圍為2Mbps～9Mbps，且系統時鐘頻率與輸出符號率的對應關系為20∶1，則相應需要系統時鐘的可調范圍為40MHz～180MHz。在實際的信號系統中，當系統時鐘芯片的工作頻段較寬時，該芯片內部在工作過程中會產生難以濾除的諧波和雜散波，從而對整個系統的工作性能造成很大影響。

發明內容

本發明提供一種實現可變符號率的方法和裝置，能夠以較低成本實現可變符號率，且性能穩定。