[發(fā)明專利]基于互關(guān)總線的嵌入式異構(gòu)CPU陣列系統(tǒng)

無效

• 申請(qǐng)?zhí)枺?/td>: 200910074963.5
• 申請(qǐng)日: 2009-07-24
• 公開（公告）號(hào): CN101599055A
• 公開（公告）日: 2009-12-09
• 發(fā)明（設(shè)計(jì)）人: 滿夢(mèng)華;巨政權(quán);褚杰;周永學(xué);原亮
• 申請(qǐng)（專利權(quán)）人: 原亮
• 主分類號(hào): G06F15/163
• 分類號(hào): G06F15/163;G06F13/38;G06F13/40;G06F11/16
• 代理公司: 石家莊國(guó)域?qū)＠虡?biāo)事務(wù)所有限公司
• 代理人: 胡 澎

1.一種基于互關(guān)總線的嵌入式異構(gòu)CPU陣列系統(tǒng)，其特征在于：該系統(tǒng)包括有至多32個(gè)冗余子系統(tǒng)，所有冗余子系統(tǒng)均經(jīng)互關(guān)總線相互連接，形成陣列結(jié)構(gòu)；

所述冗余子系統(tǒng)是由一個(gè)CPU配接獨(dú)立的Flash外存模塊F、本地高速內(nèi)存模塊M、全局信息存儲(chǔ)模塊T和外設(shè)I/O接口模塊；

各冗余子系統(tǒng)中所用CPU的類型或物理指標(biāo)互不相同；

所述互關(guān)總線是一種基于CPU異構(gòu)陣列的并行、高速、具有完整協(xié)議的專用多主機(jī)總線，為34線制總線結(jié)構(gòu)，包括有32條數(shù)據(jù)線DATA、1條時(shí)鐘線CLK和1條功能信號(hào)線FUN，具有完整傳輸協(xié)議；總線時(shí)鐘頻率根據(jù)不同的總線占有模塊而動(dòng)態(tài)可調(diào)，每個(gè)連接到總線的器件地址唯一且能夠通過程序設(shè)定，并能夠按照沖突檢測(cè)和優(yōu)先級(jí)仲裁方式解決總線競(jìng)爭(zhēng)問題；

所有冗余子系統(tǒng)的CPU將其34個(gè)通用端口通過“邏輯與”方式與34線制的所述互關(guān)總線相連接，每個(gè)連接到所述互關(guān)總線的器件都具有唯一的識(shí)別標(biāo)記和優(yōu)先級(jí)；

在系統(tǒng)中有一個(gè)冗余子系統(tǒng)配置成為校驗(yàn)?zāi)K，負(fù)責(zé)校驗(yàn)其它冗余子系統(tǒng)上運(yùn)行的冗余任務(wù)的結(jié)果，并在校驗(yàn)成功后通知外設(shè)控制單元進(jìn)行最終的系統(tǒng)輸出。

2.根據(jù)權(quán)利要求1所述的基于互關(guān)總線的嵌入式異構(gòu)CPU陣列系統(tǒng)，其特征在于具有優(yōu)先級(jí)可編程、單一的數(shù)據(jù)字校驗(yàn)、時(shí)鐘校驗(yàn)、沖突檢測(cè)和仲裁機(jī)制，所述互關(guān)總線的同步時(shí)鐘線CLK的時(shí)鐘采用動(dòng)態(tài)獲取和主傳主發(fā)模式；所述主傳主發(fā)模式是時(shí)鐘同步通過“邏輯與”方式連接互關(guān)總線接口到時(shí)鐘線CLK來執(zhí)行，產(chǎn)生同步時(shí)鐘的低電平周期由進(jìn)行數(shù)據(jù)交互的冗余子系統(tǒng)中低電平時(shí)鐘周期最長(zhǎng)的器件所決定，高電平周期由陣列中高電平時(shí)鐘周期最短的器件所決定，時(shí)鐘頻率與此時(shí)占用總線速率最低的冗余子系統(tǒng)一致。