[發(fā)明專利]模擬數(shù)字混合信號芯片測試卡

有效

• 申請?zhí)枺?/td>: 200910069644.5
• 申請日: 2009-07-08
• 公開（公告）號: CN101592707A
• 公開（公告）日: 2009-12-02
• 發(fā)明（設(shè)計）人: 劉華;趙春蓮;姚琳;張超;華錫培
• 申請（專利權(quán)）人: 天津渤海易安泰電子半導(dǎo)體測試有限公司
• 主分類號: G01R31/28
• 分類號: G01R31/28;G01R31/3167
• 代理公司: 天津盛理知識產(chǎn)權(quán)代理有限公司
• 代理人: 王來佳

技術(shù)領(lǐng)域

本發(fā)明屬于集成電路芯片測試領(lǐng)域，尤其是一種模擬數(shù)字混合信號芯片 測試卡。

背景技術(shù)

集成電路設(shè)計、生產(chǎn)廠家在設(shè)計、生產(chǎn)出集成電路芯片后，通常需要使 用專用的芯片測試機對集成電路芯片進行測試，以識別壞片并進行標識，為 后道工序生產(chǎn)創(chuàng)造條件，只有通過測試的集成電路芯片才能出廠銷售，沒有 通過測試的集成電路芯片則不能出廠。目前，國內(nèi)集成電路芯片測試主要由 集成電路芯片生產(chǎn)廠家自行測試和委托專業(yè)測試廠家測試兩種模式。由于目 前國內(nèi)芯片生產(chǎn)廠家測試能力不足，專業(yè)測試廠家稀缺，使得芯片測試成為 部分芯片產(chǎn)品及時投放市場的瓶頸，同時，由于芯片測試技術(shù)要求相對較高， 成本較大，而專業(yè)的芯片設(shè)計企業(yè)一般不傾向于投資購買昂貴的測試設(shè)備， 使得性價比高的自主研發(fā)的測試機、測試板卡需求應(yīng)運而生。目前，集成電 路芯片的種類繁多，既有輸入/輸出信號全部為一種類型信號的集成電路芯 片，如全數(shù)字信號芯片和全模擬信號芯片，也有輸入/輸出信號為不同信號類 型的混合信號集成電路芯片，如輸入為數(shù)字信號而輸出為模擬信號的集成電 路芯片，或輸入為模擬信號而輸出為數(shù)字信號的集成電路芯片，但通常芯片 測試機很難滿足不同類型集成電路芯片測試的需要。由于混合信號芯片同時 需要處理數(shù)字信號及模擬信號，如對于音頻A/D芯片，需要由芯片測試機產(chǎn) 生模擬信號以滿足被測芯片的模擬信號的輸入需要并對其輸出的數(shù)字信號進 行處理，因此，對混合信號芯片進行測試的技術(shù)難度相當高。現(xiàn)有的芯片測 試機通常只能夠?qū)我活愋托盘柕募呻娐沸酒M行測試，而不能對混合信 號芯片進行有效地測試，而且測試成本昂貴。

發(fā)明內(nèi)容

本發(fā)明的目地在于克服現(xiàn)有技術(shù)的不足，提出一種能夠?qū)δM數(shù)字混合 芯片提供測試的模擬數(shù)字混合信號芯片測試卡，這種芯片測試卡安裝在芯片 測試機上能夠?qū)斎霝槟M信號而輸出為數(shù)字信號的混合信號芯片進行測 試，也可以將其與其他類型的芯片測試卡共同安裝在芯片測試機上，實現(xiàn)對 多種類型的集成電路芯片的測試功能，具有結(jié)構(gòu)設(shè)計合理、測試成本低廉、 性價比高的特點。

本發(fā)明解決其技術(shù)問題是采取以下技術(shù)方案實現(xiàn)的：

一種模擬數(shù)字混合信號芯片測試卡，由連接有被測芯片載板的芯片測試 卡構(gòu)成，在芯片測試卡上安裝有芯片測試電路，所述的芯片測試電路包括系 統(tǒng)接口模塊、配置芯片、FPGA處理模塊及數(shù)模轉(zhuǎn)換模塊，系統(tǒng)接口模塊通過 總線與FPGA處理模塊相連接，與配置芯片相連接的FPGA處理模塊通過數(shù)字 信號輸出端與數(shù)模轉(zhuǎn)換模塊的輸入端相連接，通過控制端與被測芯片載板相 連接，數(shù)模轉(zhuǎn)換模塊的輸出端與被測芯片載板的模擬信號輸入端相連接，被 測芯片載板的數(shù)字信號輸出端與FPGA處理模塊的數(shù)字信號輸入端相連接。

而且，所述的FPGA處理模塊由一塊FPGA芯片構(gòu)成，所述的數(shù)模轉(zhuǎn)換模 塊由一個數(shù)模轉(zhuǎn)換子模塊構(gòu)成。

而且，所述的FPGA處理模塊由2～8塊FPGA芯片構(gòu)成，在2～8塊FPGA 芯片與系統(tǒng)接口模塊之間連接一地址譯碼模塊；所述的數(shù)模轉(zhuǎn)換模塊由2～8 個數(shù)模轉(zhuǎn)換子模塊構(gòu)成。

而且，所述的FPGA芯片內(nèi)置有FPGA接口模塊、周期信號發(fā)生器、存儲 器控制模塊、存儲器地址生成模塊、存儲器、采樣控制模塊、被測芯片控制 模塊，系統(tǒng)數(shù)據(jù)通過FPGA接口模塊分別與周期信號發(fā)生器及采樣控制模塊的 輸入端相連接，周期信號發(fā)生器還分別與外部時鐘及測試卡系統(tǒng)時鐘相連接， 周期信號發(fā)生器的輸出端分別連接到存儲器控制模塊、存儲器地址生成模塊、 采樣控制模塊上，存儲器控制模塊的輸出端與存儲器地址生成模塊相連接， 存儲器地址生成模塊的輸出端分別與第一存儲器、第二存儲器、第三存儲器 及第四存儲器相連接，第二存儲器、第三存儲器以及第四存儲器分別輸出相 位信號、高十位數(shù)字信號及低十位數(shù)字信號，并分別連接到第一存儲器的輸 入端，采樣控制模塊的輸出端、測試卡系統(tǒng)時鐘分別連接到被測芯片控制模 塊的輸入端上，被測芯片控制模塊的控制端及數(shù)據(jù)輸入端分別與被測芯片載 板相連接，被測芯片控制模塊的數(shù)據(jù)輸出端與第五存儲器模塊相連接。