[發明專利]FPGA布線可編程開關結構

無效

• 申請號: 200910058563.5
• 申請日: 2009-03-11
• 公開（公告）號: CN101510776A
• 公開（公告）日: 2009-08-19
• 發明（設計）人: 李平;黃國輝;叢偉林;鄭博文;蘇世碧;李文昌
• 申請（專利權）人: 成都華微電子系統有限公司
• 主分類號: H03K19/177
• 分類號: H03K19/177
• 代理公司: 成都惠迪專利事務所
• 代理人: 劉 勛

技術領域

本發明涉及集成電路技術。

背景技術

FPGA主要由大量的可編程邏輯單元、輸入輸出單元和布線資源構成。圖1是邏輯單元與相鄰開關矩陣的連接結構。覆蓋邏輯結構的開關矩陣為整個器件上的分子布線提供了通用的互連。根據不同的布線長度分為三種類型：單長線、雙長線、六倍長線和長線。不同的長線的水平和垂直交織而成的柵格連接了交換開關盒陣列，開關盒陣列包括若干個可編程開關節點PIP。PIP的的開啟或關閉的狀態由可編程存儲器中SRAM的內容決定。通過對PIP進行編程設計，決定了信號布線的通斷。

在目前的工藝條件下，布線延遲已經大大超過門延遲，使得通常的設計中，關鍵路徑的延遲總是因為布線過長所導致。為了解決布線延遲過大的問題，設計者不得不反復的修改設計，往往是為了一條關鍵路徑延長了設計周期，甚至導致設計失敗。

在圖1中，各種布線資源交叉連接的部分就是可編程連接點PIP，圖1中黑色圓點所示。傳統的PIP結構是利用普通的NMOS開關或者CMOS開關組成。圖2顯示了普通的PIP傳輸開關。利用圖2所示的PIP結構可以實現任意方向的布線互連，但是在某些設計中，一旦某一路徑的布線延遲不能滿足設計的時序要求，只能重新修改設計，直到滿足時序約束為止。隨著電路設計的規模越來越大，時序要求也越來越苛刻。一個大規模的數字電路設計的時序修改是非常困難的，設計人員常常因為某一條時序路徑不能滿足要求而不斷修改設計，延長了設計周期。

發明內容

本發明所要解決的技術問題是，提供一種FPGA布線可編程開關結構，可以根據需要編程，在不修改原有設計的基礎上改進時序要求。

本發明解決所述技術問題采用的技術方案是，FPGA布線可編程開關結構，包括配置電路、第一SRAM和MOS開關，MOS開關連接點L1和L2，還包括與MOS開關并聯的緩沖器電路，緩沖器電路一端接點L1，另一端接點L2，緩沖器電路的控制端通過第二SRAM與配置電路連接。

所述緩沖器電路包括兩個并聯的、方向相反的緩沖器；一個緩沖器的輸入端接點L1，輸出端接點L2，兩個控制端分別接第一SRAM和第二SRAM；另一個緩沖器B2的輸出端接點L1，輸入端接點L2，兩個控制端分別接第一SRAM和第二SRAM。所述MOS開關為NMOS開關。

所述緩沖器由與非門、或非門和兩個串聯的MOS管構成，與非門的一個輸入端作為緩沖器的一個控制端，與非門的另一個輸入端和或非門的一個輸入端相連，作為緩沖器的數據輸入端；或非門的另一個輸入端作為緩沖器的另一個控制端；與非門的輸出端接反相器PMOS管的柵極，或非門的輸出端接反相器NMOS管的柵極，PMOS管和NMOS管的連接點作為緩沖器的輸出端。

本發明的有益效果是，在時序不能滿足要求的情況下添加PIP約束，約束關鍵路徑的PIP類型，可以明顯改善布線的時序特性，特別是，不需要改變設計輸入。

以下結合附圖和背景技術對本發明作進一步的說明。

附圖說明

圖1是邏輯單元與相鄰開關矩陣的連接示意圖。

圖2是通用PIP結構示意圖，a為CMOS結構，b為NMOS結構。

圖3是本發明的結構示意圖。

圖4是本發明的緩沖器的結構圖。

具體實施方式

FPGA的某些使用環境對一些關鍵路徑信號的傳輸延遲要求非常苛刻，如關鍵路徑的信號必須要優先于時鐘信號到達觸發器的輸入端，以避免出現信號的建立時間不足的問題。但是在高速大規模的數字系統的設計中，常常由于關鍵路徑的信號要進行長距離傳輸而導致信號不能提前在時鐘信號有效的時候準備好，導致信號不能滿足建立時間的要求，出現亞穩態情況。普通的NMOS開關在傳輸路徑中等效為一個傳輸電阻。在實際情況下，NMOS傳輸電阻、導線電阻以及導線電容決定了信號延遲的大小，而導線的長度決定了導線的等效電阻和等效電容。

一般來說，導線延時的大小與導線長度的平方成正比例關系，因此，減少傳輸導線的長度將可以大大的減少傳輸信號的延時。由于傳輸延時與導線長度的平方成正比，本發明在導線中間添加緩沖器，將一個長為L的導線分為兩個長度為L/2的導線，即使額外增加了緩沖器的門延時，但是由于緩沖器的門延時大大的小于傳輸線延時，這樣將能夠有效的減少信號的傳輸延時。

本發明的實施例如下：