[發明專利]振蕩器內部動態信號源閉環仿真方法

無效

• 申請號: 200910058535.3
• 申請日: 2009-03-09
• 公開（公告）號: CN101504684A
• 公開（公告）日: 2009-08-12
• 發明（設計）人: 周世惕
• 申請（專利權）人: 周世惕
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種用于振蕩器仿真的方法，該方法包括仿真系統的結構、仿真步驟、仿真判據和仿真算法，其特征在于：

A

所述的仿真系統由內部信號源、具有負阻和傳輸特性的多端口電路網絡構成，內部信號源，即內源，由電動勢源和內阻串聯、或者由電流源和內阻并聯構成，內源的內阻為變量，內源與普通信號源的表現形式相同；

B

所述的仿真系統的結構分傳輸特性仿真結構、凈阻特性仿真結構和節點阻抗特性仿真結構：

b.1傳輸特性仿真結構

傳輸特性仿真結構由上述任一類型內源串聯接入振蕩電路任一諧振元件支路，或者并聯在振蕩電路任一諧振元件電路上，并且在振蕩電路輸出端接入接收機所構成；

b.1.1諧振元件接地時

內源串聯接入該諧振元件與地之間或者并聯在該諧振元件上；

b.1.2諧振元件不接地時

引入理想變壓器輔助：原、次邊聯接可以互換，原邊和次邊各側兩端點的聯接也可以互換，理想變壓器的次邊串聯接入該諧振元件支路或者并聯在該諧振元件上，理想變壓器的主邊一端接地、另一端接內源；

b.2凈阻特性仿真結構

在b.1傳輸特性仿真結構的基礎上，將內源的電動勢源短路后或者電流源開路后剩下源內阻，在原振蕩電路其他端口恢復原端口阻抗，將內源內阻與諧振元件串聯或者并聯聯接后的對外端點以外的其他所有元器件放入一個黑箱，將黑箱外與上述內源和諧振元件對外聯接的引線作為黑箱等效元件Zx的引線；

b.2.1凈阻特性的等效串聯回路結構

內源內阻、與內源內阻串接的諧振元件、Zx三者串聯，形成回路凈阻的等效回路；

b.2.1.1回路凈阻的等效回路接地時

將Zx以外的接地元件對地開路，在開路端接入Z參數測試源；

b.2.1.2回路凈阻等效回路不接地時

將等效回路的任一元件一端開路，用理想變壓器的次邊聯接開路兩端點，主邊的一端接地、另一端接Z參數測試源；

b.2.2凈阻特性的等效并聯電路結構

諧振元件、內源內阻、Zx三者并聯形成并聯凈阻的等效電路；

b.2.2.1并聯凈阻等效電路接地時

Z參數測試源并聯在b.2.2的等效電路上；

b.2.2.2并聯凈阻等效電路不接地時

理想變壓器的次邊并聯在b.2.2等效電路上，主邊的一端接地、另一端接Z參數測試源；

b.2.3用并聯仿真結構仿真等效串聯回路的凈阻

b.2.3.1當b.2.1串聯回路的任一元件接地時

Z參數測試源并聯在該接地元件上；

b.2.3.2當b.2.1串聯回路的元件不接地時

理想變壓器的次邊并聯在任一不接地回路元件上，主邊的一端接地、另一端接Z參數測試源；

b.2中所有Z參數測試源測得阻抗的實部為等效串聯回路或者等效并聯電路的凈阻，在進行理想變壓器的操作時，內源內阻以相同的串、并聯方式接在理想變壓器的任一側的結果不變；

b.3節點阻抗特性仿真結構

在b.1傳輸特性仿真結構的基礎上，將內源的電動勢源短路后或者電流源開路后剩下源內阻，在原仿真電路其他端口恢復原端口阻抗；內源內阻的聯接和節點阻抗的仿真測量接法如下：

b.3.1內源串聯在接地諧振元件支路中的節點阻抗測量接法

將內源內阻串接在該支路中，在被測節點上接Z參數測試源；

b.3.2內源串聯在不接地諧振元件支路中的節點阻抗測量接法

內源內阻不需要理想變壓器的介入，直接串接在該支路中，在被測節點上接Z參數測試源；

b.3.3內源并聯在接地諧振元件上的節點阻抗測量接法

將內源內阻并接在該諧振元件上，在被測節點上接Z參數測試源；

b.3.4內源并聯在不接地諧振元件上的節點阻抗測量接法

內源內阻不需要理想變壓器的介入，直接并接在該諧振元件上，在被測節點上接Z參數測試源；

C

所述的仿真算法使用廣義散射參數算法，即S′參數算法；

D

所述的仿真步驟包括：

使用S′算法計算，或者選擇具有S′算法的通用線性仿真軟件、并且根據所選軟件的指令要求，選擇所述的內源接入方式、Z參數測試源接入方式，建立振蕩器的仿真電路圖；

通過計算，或者根據軟件指令的要求，作出所述仿真電路的傳輸增益、傳輸相位、傳輸群延時、凈阻、節點阻抗曲線；

調節仿真電路元件的參數，使上述曲線滿足本發明仿真判據的要求，這時所得元件參數和曲線即為所需的仿真結果；

E

所述的仿真判據為組合判據，需要在相同的穩態振蕩頻率上同時得到滿足，它們是：

a)所述的傳輸增益≈1，即≈0dB，所述的傳輸增益判據不限于≈1；

b)所述的b.2內源串聯回路的凈阻＜0，或者所述的b.2內源并聯電路的凈阻＜0；

c)所述的傳輸相位斜率＞0，或者所述的傳輸群延時GD＜0。