[發(fā)明專利]FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法及結(jié)構(gòu)化ASIC

無效

• 申請?zhí)枺?/td>: 200910058329.2
• 申請日: 2009-02-13
• 公開（公告）號: CN101686052A
• 公開（公告）日: 2010-03-31
• 發(fā)明（設(shè)計）人: 李文昌;謝小東;熊宣淋;王蠶英;胡勇強;李熏隆
• 申請（專利權(quán)）人: 電子科技大學(xué);成都華微電子系統(tǒng)有限公司
• 主分類號: H03K19/177
• 分類號: H03K19/177
• 代理公司: 成都惠迪專利事務(wù)所
• 代理人: 劉 勛

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路技術(shù)。

背景技術(shù)

FPGA(field?programmable?gate?arrays)相對于ASIC而言，具有兩個最主要的優(yōu)點：沒有NRE費用，更短的time?to?market。因此FPGA在市場上獲得了很大的商業(yè)成功。但FPGA也有其致命的短處：基于SRAM存儲技術(shù)的FPGA抗干擾能力較差，特別是在空間應(yīng)用時，SRAM存儲陣列對SEU特別敏感，這限制了普通FPGA在空間的應(yīng)用。同時單片F(xiàn)PGA成本較高，在用量較大的場合，F(xiàn)PGA成本相對于ASIC沒有優(yōu)勢。

結(jié)構(gòu)化ASIC介于FPGA與ASIC之間，底層單元預(yù)先制成，用戶只需要定制幾張互聯(lián)金屬層掩模版就可以得到ASIC，因此具有較短的time?to?market，同時抗干擾的能力也較強。

傳統(tǒng)的結(jié)構(gòu)化ASIC與FPGA底層架構(gòu)完全不同，用戶必須將在FPGA上做的設(shè)計重新在結(jié)構(gòu)化ASIC上走一遍從綜合到布局布線的開發(fā)流程，而后必須通過仿真來檢驗設(shè)計的正確性，對于一個較大的設(shè)計，這一轉(zhuǎn)換開發(fā)過程有時會持續(xù)很長的時間，同時結(jié)構(gòu)化ASIC提供商還必須投入大量的人力物力開發(fā)一整套CAD工具，從開發(fā)效率和成本上都非常不理想。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是，提供一種FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，能夠在高效、低成本完成結(jié)構(gòu)化ASIC的設(shè)計和制作。

本發(fā)明解決所述技術(shù)問題采用的技術(shù)方案是，F(xiàn)PGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，其特征在于，將SRAM型FPGA中的IO單元去除配置SRAM，作為結(jié)構(gòu)化ASIC的IO單元；將SRAM型FPGA中的CLB去除配置SRAM，作為結(jié)構(gòu)化ASIC的邏輯單元；邏輯單元之間，以及邏輯單元與IO單元之間的互聯(lián)線為定制的金屬連線；通過前述步驟形成結(jié)構(gòu)化ASIC。

所述結(jié)構(gòu)化ASIC中分布有供連接的高電平節(jié)點和低電平節(jié)點，以方便邏輯單元和IO單元的配置。

本發(fā)明還提供一種結(jié)構(gòu)化ASIC，包括邏輯單元、IO單元和互聯(lián)線，其特征在于，所述邏輯單元為不含配置SRAM的SRAM型FPGA的CLB，所述IO單元為不含配置SRAM的SRAM型FPGA的IO單元，所述互聯(lián)線為定制的金屬連線。前述“不含配置SRAM的SRAM型FPGA的CLB”是指在現(xiàn)有的SRAM型FPGA的CLB的基礎(chǔ)上去除配置SRAM后余下的部分。IO單元亦同。

本發(fā)明的有益效果是，能夠在FPGA的開發(fā)平臺上完成結(jié)構(gòu)化ASIC的開發(fā)工作，從而大大的提高了開發(fā)效率，降低了結(jié)構(gòu)化ASIC的開發(fā)成本。

以下結(jié)合附圖和具體實施方式對本發(fā)明作進一步的說明。

附圖說明

圖1是本發(fā)明涉及的FPGA的示意圖。其中5為互聯(lián)線，6為IO單元，7為CLB。

圖2a是FPGA的CLB單元示意圖，圖2b是結(jié)構(gòu)化ASIC中的邏輯單元示意圖。圖2c是FPGA的IO單元示意圖，圖2d是結(jié)構(gòu)化ASIC中的IO單元示意圖。

圖3是FPGA和結(jié)構(gòu)化ASIC的邏輯單元用金屬連線配置的對比示意圖，其中a是帶有配置SARM的FPGA，1和0表示配置SRAM中的內(nèi)容；b是帶有金屬連線的結(jié)構(gòu)化ASIC，其中兩個圓點之間的線為定制金屬連線。

圖4是FPGA和結(jié)構(gòu)化ASIC的IO單元用金屬連線配置的對比示意圖，其中a是帶有配置SARM的FPGA，1和0表示配置SRAM中的內(nèi)容；b是帶有金屬連線的結(jié)構(gòu)化ASIC，其中兩個圓點之間的線為定制金屬連線。

圖5是FPGA和結(jié)構(gòu)化ASIC的互聯(lián)資源用金屬連線配置的對比示意圖，其中a是帶有配置SARM的FPGA，1表示配置SRAM中的內(nèi)容；b是帶有金屬連線的結(jié)構(gòu)化ASIC，其中兩個圓點之間的線為定制金屬連線。

具體實施方式

本發(fā)明提出了一種將SRAM型FPGA轉(zhuǎn)成結(jié)構(gòu)化ASIC的方法，該技術(shù)要點如下：

·結(jié)構(gòu)化ASIC采用與FPGA相同的構(gòu)架。即結(jié)構(gòu)化ASIC的制成單元分為邏輯單元和IO單元構(gòu)成，單元之間的互聯(lián)由定制的互聯(lián)金屬層里的金屬連線完成。邏輯單元由不帶配置位的FPGA的CLB構(gòu)成；IO單元由不帶配置位的FPGA的IO構(gòu)成。

·結(jié)構(gòu)化ASIC的邏輯單元和IO單元的配置由定制的互聯(lián)金屬層里的金屬連線分別實現(xiàn)上拉(對應(yīng)于FPGA?SRAM中‘1’的配置)、下拉(對應(yīng)于FPGA?SRAM中‘0’的配置)。

·結(jié)構(gòu)化ASIC的開發(fā)采用FPGA的CAD工具，只是單元庫進行了一定修改(主要是延時特征參數(shù))。能