[發明專利]高速處理器芯片仿真器

有效

• 申請號: 200910057657.0
• 申請日: 2009-07-27
• 公開（公告）號: CN101968763A
• 公開（公告）日: 2011-02-09
• 發明（設計）人: 許國泰
• 申請（專利權）人: 上海華虹集成電路有限責任公司
• 主分類號: G06F11/36
• 分類號: G06F11/36
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 戴廣志

技術領域

本發明涉及集成電路芯片仿真器領域，特別是涉及一種高速處理器芯片仿真器。

背景技術

處理器芯片(即產品芯片)內有用戶開發的用戶程序，在用戶程序的編寫和調試中，所使用的工具一般是處理器芯片仿真器。處理器芯片仿真器內使用替代處理器芯片的仿真芯片。仿真芯片除了能模擬處理器芯片的工作行為外，還提供了仿真調試功能。現有的處理器芯片仿真器通常用SRAM器件實現用戶程序存儲器并放置于仿真芯片外，而處理器芯片采用EEPROM、FLASH等作為用戶程序存儲器，并且用戶程序存儲器基本都是放置于處理器芯片內。

SRAM器件的讀寫壽命要遠長于EEPROM、FLASH等非易失性存儲器，讀寫速度更快、讀寫操作也更方便，方便用戶程序的下載和觀察，延長仿真芯片的使用壽命，有利于實現僅存儲器容量不同的系列處理器芯片使用同一處理器芯片仿真器。處理器芯片仿真器內用戶程序存儲器和仿真芯片連接在數據/地址總線上，仿真芯片工作時通過數據/地址總線讀取和執行用戶程序存儲器內的用戶程序。處理器芯片仿真器內用于用戶程序下載、觀察的模塊也連接在所述的數據/地址總線上。在仿真芯片不執行用戶程序時，處理器芯片仿真器通過該用于用戶程序下載、觀察的模塊下載和觀察用戶程序。

隨著處理器芯片工作速度的不斷提高，采用上述架構實現的處理器芯片仿真器，仿真芯片工作時通過數據/地址總線讀取和執行用戶程序的速度也越來越快，數據/地址總線的性能直接影響和限制仿真芯片執行用戶程序的速度。

由于用于用戶程序下載、觀察的模塊也連接在數據/地址總線上，與僅有仿真芯片和用戶程序存儲器連接在數據/地址總線上的結構相比，在物理性能方面降低了仿真芯片讀取和執行用戶程序的速度，這一影響在高速處理器芯片仿真器中尤為突出。

如果改變現有處理器芯片仿真器結構，把用戶程序存儲器放到仿真芯片內，雖然可以保證仿真芯片讀取和執行用戶程序的速度，但卻不利于處理器芯片仿真器的通用性、用戶程序的下載和觀察，以及仿真芯片的使用壽命。

發明內容

本發明要解決的技術問題是提供一種高速處理器芯片仿真器，既能保證仿真芯片讀取和執行用戶程序達到極高的速度，又不影響仿真器的通用性和仿真芯片的使用壽命。

為解決上述技術問題，本發明的高速處理器芯片仿真器，包括：連接在數據/地址總線上的仿真芯片和用戶程序存儲器，通過用戶程序下載和讀取通道與所述仿真芯片連接的仿真控制模塊；所述仿真芯片包括高速處理器芯片的處理器核和調試模塊；

用戶仿真調試用戶程序時，所述調試模塊停止工作，處理器核通過數據/地址總線讀取并執行用戶程序存儲器中的用戶程序；

用戶停止仿真調試用戶程序時，所述處理器核停止工作，調試模塊通過數據/地址總線，用戶程序下載和讀取通道，分別與用戶程序存儲器和仿真控制模塊相連接。

采用本發明的高速處理器芯片仿真器，從結構上保證仿真芯片執行用戶程序時，讀取和執行用戶程序所經的路徑盡可能的短且沒有分叉，達到極高的讀取和執行速度。同時，保持了用戶程序存儲器外掛的結構，保證了高速處理器芯片仿真器的通用性和仿真芯片的使用壽命。不執行用戶程序時，高速處理器芯片仿真器仍舊能方便地下載和觀察用戶程序；既方便了用戶通過高速處理器芯片仿真器調試用戶程序，又保證了仿真芯片讀取和執行用戶程序達到與產品芯片基本一致的速度，有利于真實地調試和檢驗用戶程序。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細的說明：

附圖是本發明的高速處理器芯片仿真器的結構示意圖。

具體實施方式

如圖所示，本發明的高速處理器芯片仿真器1包括仿真芯片2、用戶程序存儲器6、仿真控制模塊5。仿真芯片2包括高速處理器芯片的處理器核4和調試模塊3。仿真芯片2與存儲器6之間有標準的數據/地址總線8，該數據/地址總線8在物理布線上是沒有分叉的，線長也可以盡可能做的短，最大限度地接近高速處理器芯片中處理器核直接連接用戶程序存儲器的狀態；同時，在用戶程序存儲器6外掛的結構下，最大限度地提高仿真芯片2讀取和執行用戶程序存儲器6中用戶程序的速度。仿真芯片2與仿真控制模塊5之間有用戶程序下載和讀取通道7。