[發(fā)明專(zhuān)利]商用現(xiàn)場(chǎng)可編程器件用于輻照環(huán)境下三模冗余抗輻照方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200910055872.7
• 申請(qǐng)日: 2009-08-04
• 公開(kāi)（公告）號(hào): CN101615211A
• 公開(kāi)（公告）日: 2009-12-30
• 發(fā)明（設(shè)計(jì)）人: 楊萌;邵海波;童家榕
• 申請(qǐng)（專(zhuān)利權(quán)）人: 復(fù)旦大學(xué)
• 主分類(lèi)號(hào): G06F17/50
• 分類(lèi)號(hào): G06F17/50;G06F11/18
• 代理公司: 上海東亞專(zhuān)利商標(biāo)代理有限公司
• 代理人: 羅習(xí)群

1.一種商用現(xiàn)場(chǎng)可編程器件FPGA用于輻照環(huán)境下三模冗余抗輻照方法，其特征在于：

用戶(hù)設(shè)計(jì)電路映射到商用FPGA芯片上分類(lèi)成四種邏輯，分別為：輸入邏輯、非反饋邏輯、反饋邏輯和輸出邏輯；針對(duì)該四種不同邏輯分類(lèi)，分別進(jìn)行不同的三模冗余抗輻照處理；

A、所述的輸入或非反饋邏輯類(lèi)型的三模冗余抗輻照處理方法如下：

(1)對(duì)所有輸入端A、B和CLK進(jìn)行三模冗余復(fù)制，分別工作在三個(gè)不同工作域TR0，TR1和TR2；工作域TR0對(duì)應(yīng)輸入端口則為A_TR0、B_TR0和CLK_TR0；工作域TR1對(duì)應(yīng)輸入端口則為A_TR1、B_TR1和CLK_TR1；工作域TR2對(duì)應(yīng)輸入端口則為A_TR2、B_TR2和CLK_TR2；

(2)對(duì)所有非反饋的邏輯單元進(jìn)行三模冗余復(fù)制，分別工作在三個(gè)不同工作域TR0，TR1和TR2；工作域TR0對(duì)應(yīng)非反饋的邏輯則為101_TR0；工作域TR1對(duì)應(yīng)非反饋的邏輯則為101_TR1；工作域TR2對(duì)應(yīng)非反饋的邏輯則為101_TR2；

(3)對(duì)所有相關(guān)線(xiàn)網(wǎng)進(jìn)行三模冗余復(fù)制但并不插入大數(shù)表決器，致使每個(gè)三模冗余的設(shè)計(jì)工作域獨(dú)立運(yùn)作；

B、所述的反饋邏輯類(lèi)型的三模冗余抗輻照處理方法如下：

1)對(duì)所有反饋邏輯的組合邏輯(102)和時(shí)序單元(103)進(jìn)行三模冗余復(fù)制，分別工作在三個(gè)不同工作域TR0，TR1和TR2；工作域TR0對(duì)應(yīng)組合邏輯和時(shí)序單元?jiǎng)t為102_TR0和103_TR0；工作域TR1對(duì)應(yīng)組合邏輯和時(shí)序單元?jiǎng)t為102_TR1和103_TR1；工作域TR2對(duì)應(yīng)組合邏輯和時(shí)序單元?jiǎng)t為102_TR2和103_TR2；

2)對(duì)所有相關(guān)線(xiàn)網(wǎng)進(jìn)行三模冗余復(fù)制，致使每個(gè)三模冗余的設(shè)?計(jì)工作域獨(dú)立運(yùn)作；除了對(duì)所有反饋的邏輯單元和線(xiàn)網(wǎng)進(jìn)行三模冗余復(fù)制，還需在每個(gè)工作域一致的位置創(chuàng)建大數(shù)表決器并插入；大數(shù)表決器插入點(diǎn)在原設(shè)計(jì)反饋邏輯的時(shí)序單元(103)輸出端Q對(duì)應(yīng)的位置之后；

3)工作域TR0的大數(shù)表決器104_TR0插在103_TR0輸出端Q之后，大數(shù)表決器104_TR0輸入端TR0與103_TR0輸出端Q相連接，大數(shù)表決器104_TR0輸出端V反饋到同一工作域TR0，并與102_TR0的輸入端I0相連；大數(shù)表決器104_TR0的另外兩個(gè)輸入端TR1和TR2分別與其他兩個(gè)作用域TR1和TR2的103_TR1的輸出端Q和103_TR2的輸出端Q相連；

4)工作域TR1的大數(shù)表決器104_TR1插在103_TR1輸出端Q之后，大數(shù)表決器104_TR1輸入端TR1與103_TR1輸出端Q相連接，大數(shù)表決器104_TR1輸出端V反饋到同一工作域TR1，并與102_TR1的輸入端I0相連；大數(shù)表決器104_TR1的另外兩個(gè)輸入端TR0和TR2分別與其他兩個(gè)作用域TR0和TR2的103_TR0的輸出端Q和103_TR2的輸出端Q相連；

5)工作域TR2的大數(shù)表決器104_TR2插在103_TR2輸出端Q之后，大數(shù)表決器104_TR2輸入端TR2與103_TR2輸出端Q相連接，大數(shù)表決器104_TR2輸出端V反饋到同一工作域TR2，并與102_TR2的輸入端I0相連；大數(shù)表決器104_TR2的另外兩個(gè)輸入端TR0和TR1分別與其他兩個(gè)作用域TR0和TR1的103_TR0的輸出端Q和103_TR1的輸出端Q相連；

C、所述的輸出邏輯的三模冗余抗輻照處理方法如下：

①對(duì)所有輸出端X進(jìn)行三模冗余復(fù)制，分別工作在三個(gè)不同工作域TR0，TR1和TR2；工作域TR0對(duì)應(yīng)輸出端口則為X_TR0；工作域?TR1對(duì)應(yīng)輸出端口則為X_TR1；工作域TR2對(duì)應(yīng)輸出端口則為X_TR2；

②工作域TR0輸出端X_TR0不直接與104_TR0輸出端V相連，而是與三態(tài)緩沖器106_TR0的輸出端O相連；三態(tài)緩沖器106_TR0由小數(shù)表決器105_TR0控制；前一級(jí)的大數(shù)表決器104_TR0輸出端V與三態(tài)緩沖器106_TR0的輸入端I相連，同時(shí)也和小數(shù)表決器105_TR0的輸入端I_TR0相連；小數(shù)表決器105_TR0的輸出端O作為三態(tài)緩沖器106_TR0的控制端T的輸入信號(hào)，控制104_TR0的輸出；小數(shù)表決器105_TR0的另外兩個(gè)輸入端I_TR1和I_TR2分別與其他兩個(gè)作用域TR1和TR2的104_TR1的輸出端V和104_TR2的輸出端V相連；

③工作域TR1輸出端X_TR1不直接與104_TR1輸出端V相連，而是與三態(tài)緩沖器106_TR1的輸出端O相連；三態(tài)緩沖器106_TR1由小數(shù)表決器105_TR1控制；前一級(jí)的大數(shù)表決器104_TR1輸出端V與三態(tài)緩沖器106_TR1的輸入端I相連，同時(shí)也和小數(shù)表決器105_TR1的輸入端I_TR2相連；小數(shù)表決器105_TR1的輸出端O作為三態(tài)緩沖器106_TR1的控制端T的輸入信號(hào)，控制104_TR1的輸出；小數(shù)表決器105_TR1的另外兩個(gè)輸入端I_TR0和I_TR1分別與其他兩個(gè)作用域TR0和TR2的104_TR0的輸出端V和104_TR2的輸出端V相連；

④工作域TR2輸出端X_TR2不直接與104_TR2輸出端V相連，而是與三態(tài)緩沖器106_TR2的輸出端O相連；三態(tài)緩沖器106_TR2由小數(shù)表決器105_TR2控制；前一級(jí)的大數(shù)表決器104_TR2輸出端V與三態(tài)緩沖器106_TR2的輸入端I相連，同時(shí)也和小數(shù)表決器105_TR2的輸入端I_TR2相連；小數(shù)表決器105_TR2的輸出端O作為三態(tài)緩沖器106_TR2的控制端T的輸入信號(hào)，控制104_TR2的輸出；小數(shù)表決器105_TR2的另外兩個(gè)輸入端I_TR0和I_TR1分別與其他兩個(gè)作用域TR0和TR1的104_TR0的輸出端V和104_TR1的輸出端V相連。?

2.按權(quán)利要求1所述的商用現(xiàn)場(chǎng)可編程器件FPGA用于輻照環(huán)境下三模冗余抗輻照方法，其特征在于：

所述的四種不同邏輯分類(lèi)，其中：

所述非反饋邏輯(101)的兩個(gè)輸入端I0、I1分別與輸入A、B相連，非反饋邏輯(101)輸出端O作為下一級(jí)的驅(qū)動(dòng)，連接到組合邏輯(102)的輸入端I1；

所述反饋邏輯包括組合邏輯(102)和時(shí)序單元(103)，時(shí)序單元(103)的輸出端Q反饋到組合邏輯(102)的輸入端I0，組合邏輯(102)的輸出端O則連接到時(shí)序單元(103)的輸入端D構(gòu)成反饋，時(shí)鐘輸入端CLK連接到時(shí)序單元(103)的時(shí)鐘輸入端C；

所述輸出邏輯為X與時(shí)序單元(103)的輸出端Q相連接。?