[發明專利]導電插塞的形成方法

無效

• 申請號: 200910049563.9
• 申請日: 2009-04-17
• 公開（公告）號: CN101866878A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 羅飛;鄒立
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L21/8234;H01L21/263;H01L21/265;H01L21/324
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 李麗

技術領域

本發明涉及半導體制造領域，特別涉及一種導電插塞的形成方法。

背景技術

隨著先進的集成電路器件等比例縮小的持續發展，接觸電阻值呈指數級增長，高接觸電阻使得器件驅動電流和延遲時間增加，為了解決這個問題，自對準硅化物(self-aligned?silicide)工藝已經成為近期的超高速CMOS邏輯大規模集成電路的關鍵制造工藝之一，在例如申請號為200510106939.7的中國專利申請中還能發現更多關于自對準硅化物工藝的相關信息。

由于硅化物會嚴重影響記憶單元的資料保存能力或者像素單元的圖像感應能力并且在形成硅化物過程中容易造成源極、漏極和襯底接觸面的漏電流，因此DRAM和CMOS圖像傳感器(CIS)等產品一般不采用這種硅化物工藝，而是先形成暴露出硅襯底的接觸孔，沿所述接觸孔對硅襯底進行高濃度的離子注入形成離子注入區并高溫退火，然后用導電材料例如鈦(Ti)、銅(Cu)、鎢(W)填充所述接觸孔，以形成導電插塞。

在這種導電插塞的形成方法中，由于硅襯底的硅原子具有規則原子排列晶體結構，注入的離子受到硅襯底中的硅原子散射幾率很低，甚至有些注入離子不會與硅原子發生散射，基于上述效應，形成的離子注入區面積和深度相應比較大。在高溫退火時，所述高濃度的離子注入的離子會向四周擴散，形成一個面積更大的離子注入區，使得離子注入區的注入離子濃度進一步降低，導致后續的形成的導電插塞電阻升高，而且擴散的離子有可能進入MOS單元的溝道區域，導致器件失效。

發明內容

本發明提供一種導電插塞的形成方法，不但降低了導電插塞的電阻并且降低了制備過程中離子擴散導致器件失效的可能性。

為解決上述問題，本發明提供一種導電插塞的形成方法，提供MOS單元，所述MOS單元包括襯底，位于襯底內的源極區、漏極區，位于襯底表面的柵極區，位于襯底表面并覆蓋柵極區的層間介質層；刻蝕層間介質層并形成暴露出襯底的接觸孔；在接觸孔暴露出的襯底表面形成無定形層；沿所述接觸孔通過所述無定形層向襯底進行離子注入，形成高摻雜區；對所述高摻雜區退火；導電物質填充接觸孔。

與現有技術相比，本發明具有以下優點：在接觸孔暴露出的襯底表面形成無定形層；沿所述接觸孔通過所述無定形層向襯底進行離子注入，形成高摻雜區；無定形層將注入的離子限定在一定范圍內，高溫退火時注入離子的擴散范圍也相應減小，從而降低了導電插塞的電阻，并且降低了擴散的離子進入MOS單元的溝道區域的可能性。

附圖說明

圖1是本發明形成導電插塞的實施方式的流程圖；

圖2至圖10是圖1所述形成導電插塞的實施方式的流程示意圖。

具體實施方式

從背景技術已知，由于硅襯底的硅原子具有規則原子排列晶體結構，注入的離子受到硅襯底中的硅原子散射幾率很低，甚至有些注入離子不會與硅原子發生散射而導致注入深度過大，基于上述效應，形成的離子注入區面積和深度相應比較大，在高溫退火時，所述高濃度的離子注入的離子會向四周擴散，形成一個面積更大的離子注入區，使得離子注入區的注入離子濃度進一步降低，導致后續的形成的導電插塞電阻升高。本發明在接觸孔暴露出的襯底表面形成無定形層，通過所述無定形層向襯底進行離子注入，形成高濃度的離子注入區；對所述高濃度的離子注入區退火。無定形層將注入的離子限定在一定范圍內，高溫退火時注入離子的擴散范圍也相應減小，從而降低了導電插塞的電阻，并且并降低了擴散的離子進入MOS單元的溝道區域的可能性。

本發明提供了一種導電插塞的形成方法，其流程如圖1所示，具體實施方式如下：

步驟S101，提供MOS單元，所述MOS單元包括硅襯底，位于硅襯底內的源極區、漏極區，位于硅襯底表面的柵極區，位于硅襯底表面并覆蓋柵極區的層間介質層；

步驟S102，刻蝕層間介質層并形成暴露出硅襯底的接觸孔，所述接觸孔暴露出的襯底為對應源極區或者對應漏極區；

步驟S103，在接觸孔暴露出的硅襯底表面形成無定形層；

步驟S104，沿所述接觸孔通過所述無定形層向硅襯底進行離子注入，形成高摻雜區；

步驟S105，對所述高摻雜區退火；

步驟S106，用導電物質填充接觸孔。