[發明專利]N型金屬氧化物半導體器件及其制作方法

無效

• 申請號: 200910049286.1
• 申請日: 2009-04-14
• 公開（公告）號: CN101866950A
• 公開（公告）日: 2010-10-20
• 發明（設計）人: 朱志煒;廖金昌
• 申請（專利權）人: 中芯國際集成電路制造(上海)有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L27/105;H01L21/761;H01L23/60
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 屈蘅;李時云

技術領域

本發明涉及半導體領域，尤其涉及N型金屬氧化物半導體(NMOS，N-Mental-Oxide-Semiconductor)器件及其制作方法。

背景技術

隨著半導體器件關鍵尺寸的降低，集成電路集成度及復雜度隨之增加，集成電路中靜電釋放(ESD，Electro-Static?discharge)保護電路的設計難度也日益增加，其中ESD保護電路用于防止集成電路受到大電流的沖擊而損壞。目前業界常用多晶硅柵(Poly)很長的NMOS作為ESD保護器件構成ESD保護電路。

圖1為現有作為ESD保護器件的NMOS部分結構示意圖，結合該圖可知，由于該NMOS?10的Poly很長，因此基于節約其所在集成電路的面積等考慮，目前在制作該NMOS?10時，通常是制作多個Poly較短的子NMOS?11，然后將所述多個子NMOS?11的Poly?12連接起來(連接未示出)，從而制作出所述Poly很長的NMOS?10。通常情況下，各個Poly?12的長度相等。

但在采用上述NMOS器件作為ESD保護器件時，發現至少存在如下缺陷：由于為實現ESD保護，NMOS?10中各個子NMOS?11漏極(drain)15上接觸孔(Drain?Contact)與Poly?12的距離d通常設計得較大，常大于有源區13與P型襯底14之間的距離a，即a＜d，因此在該NMOS?10作為ESD保護器件而有大電流沖擊drain?15時，將可能使得drain?15與p型襯底14之間有電流形成，導致該NMOS?10失效的問題。

發明內容

本發明解決的問題是提供NMOS器件及其制作方法，以提高NMOS作為ESD保護器件的有效性。

本發明實施例提出了NMOS器件，該NMOS用作ESD保護器件，包含漏極，且位于有源區，所述有源區包含于P型襯底內；在所述P型襯底內，還設置有環繞所述有源區的N型隔離墻。

可選的，所述隔離墻的俯視圖為矩形或正方形，且所述隔離墻俯視圖的各邊分別與有源區俯視圖的各邊平行；

可選的，所述隔離墻與該NMOS漏極連接；

可選的，所述隔離墻及漏極連接的連接結構為：隔離墻及漏極上分別設置有接觸孔，且兩者的接觸孔通過金屬線連接；

本發明實施例還提出了NMOS器件制作方法，所述NMOS用作ESD保護器件，包含有漏極，且位于有源區，所述有源區包含于P型襯底內；包括步驟：在所述P型襯底內，制作環繞所述有源區的N型隔離墻。

可選的，制作的N型隔離墻的俯視圖為矩形或正方形，且隔離墻俯視圖的各邊分別與有源區俯視圖的各邊平行

可選的，該NMOS器件制作方法還包括將所述隔離墻連接至該NMOS漏極的步驟；

可選的，所述連接，具體包括：在所述隔離墻及漏極上分別制作接觸孔；及用金屬線將隔離墻上的接觸孔連接至漏極上的接觸孔。

本發明實施例通過在有源區與P型襯底間設置有N型隔離墻，防止有源區內NMOS器件的漏極與P型襯底間有電流形成，從而避免了現有技術中很可能形成所述電流導致NMOS?10失效的問題，提高了NMOS?10作為ESD保護器件的有效性。

本發明實施例還提出可以將該NMOS的漏極與N型隔離墻連接起來，則當NMOS作為ESD保護器件其漏極受到大電流沖擊時，大電流能夠分散至N型隔離墻，由于該N型隔離墻圍繞該NMOS所在的整個有源區，因此能夠提高構成該NMOS的各個子NMOS上電流的均勻性，降低工藝偏差導致的各個子NMOS流動的電流不均勻而容易使得各個子NMOS的柵極容易在有源區邊緣處發生斷裂，即NMOS能夠承受的最高電壓值要低于設計時的預期值而提前失效的可能性，提高了該NMOS作為ESD保護器件保護需要進行電壓/電流保護的電路的能力。

附圖說明

圖1為現有作為ESD保護器件的NMOS部分版圖示意圖；

圖2為本發明實施例提出的NMOS的部分結構示意圖；

圖3為本發明實施例提出的NMOS制作方法的流程圖；

圖4A～4E為本發明實施例中制作的NMOS的部分俯視圖。

具體實施方式