[發明專利]低壓低功耗、高密度相變存儲器單元陣列的制備方法

有效

• 申請號: 200910045929.5
• 申請日: 2009-01-22
• 公開（公告）號: CN101494196A
• 公開（公告）日: 2009-07-29
• 發明（設計）人: 宋志棠;馮高明;鐘旻;劉波;封松林
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L27/24;H01L45/00;G11C11/56;H01L21/027;B82B3/00
• 代理公司: 上海光華專利事務所
• 代理人: 余明偉;馮 珺

技術領域

本發明涉及一種相變存儲器單元陣列的制備方法，特別涉及一種低壓低功耗、高密度相變存儲器單元陣列的制備方法。

背景技術

基于硫系半導體合金材料的相變存儲器(Chalcogenide?random?access?memory，C-RAM)具有驅動電壓低、功耗小、讀寫速度快、存儲密度高、與CMOS標準工藝兼容性好、及非揮發性等突出特點，成為世界各大公司、研究機構關注的焦點。自2003年起，國際半導體工業協會一直認為相變存儲器最有可能取代SRAM、DRAM、FLASH等當今主流產品而成為下一代非揮發性半導體存儲器。目前國際上主要的半導體公司都在致力于相變存儲器的研究開發，主要研究單位有Ovonyx、Intel、Samsung、ST?Micron、Hitachi、AMD等，其中以Samsung最具代表性，他們于2006年利用90nm工藝線成功研制出512M相變存儲器。

然而，若要實現相變存儲器的產業化，相變存儲器就必須往高速、高密度、低壓、低功耗方向發展，以取代現有的存儲技術。而相變存儲器最核心的部分就是相變材料發生相變、實現存儲功能的區域，因為其直接決定相變存儲器的驅動電壓、功耗以及集成度。另一方面，數十年來微電子工藝按照摩爾定律迅速發展，國際上許多大公司已在研發45nm、32nm等CMOS工藝線，因此，如何利用利用90nm以下CMOS標準工藝制備出高密度的納米相變存儲單元陣列實已成為本領域技術人員亟待解決的技術課題。

發明內容

本發明的目的在于提供一種低壓低功耗、高密度相變存儲器單元陣列的制備方法，以制備出100nm以下的高密度相變存儲器單元陣列，有效降低相變存儲器的驅動電壓和功耗。

為了達到上述目的及其他目的，本發明提供的低壓低功耗、高密度相變存儲器單元陣列的制備方法，包括步驟：1)利用CVD技術在襯底上依次沉積第一介質材料層、相變材料層、第二介質材料層以形成三層堆棧結構；2)利用90nm以下CMOS工藝標準曝光技術或電子束曝光技術在所述三層堆棧結構上制備納米圖形；3)利用RIE將所述納米圖形干法刻蝕至所述第一介質材料層表面以形成納米柱狀結構；4)利用CVD技術在所述納米柱狀結構上沉積一將所述納米柱狀結構包住的絕緣層；5)利用化學機械拋光技術將已具有絕緣層的結構表面磨平至所述第二介質材料層；6)利用CVD技術在已磨平的結構上沉積作為上電極材料的金屬層；7)利用90nm以下CMOS工藝標準曝光技術或電子束曝光技術在所述金屬層上刻蝕形成納米上電極圖形以得到納米相變存儲單元陣列。

其中，所述第一介質材料層和所述第二介質材料層采用的材料可為Al、Cu、Ti、TiN、W中的一種，兩者的厚度可為20～500nm；所述相變材料層可采用的材料為Ge2Sb2Te5、Ge1sb2Te4、Sb2Te3、GeTe、Si2Sb2Te5、Sb等一元、二元、三元、四元具有存儲功能的相變合金材料，其厚度為20～200nm；所述絕緣層采用的材料可為SiNx或SiO2；所述金屬層采用的材料可為Ti、TiN或W。

較佳地，步驟3)的刻蝕完成后，在不去除光刻膠的情況下執行步驟4)。

綜上所述，本發明低壓低功耗、高密度相變存儲器單元陣列的制備方法利用90nm以下CMOS標準工藝曝光技術或者電子束曝光等高分辨率的曝光技術，結合干法刻蝕和化學機械拋光技術，可制備出100nm以下的高密度低功耗的納米相變存儲單元陣列。

附圖說明

圖1至圖6為本發明的低壓低功耗、高密度相變存儲器單元陣列的制備方法的操作流程示意圖。

具體實施方式

請參閱圖1至圖6，本發明的低壓低功耗、高密度相變存儲器單元陣列的制備方法包括以下步驟：

首先，利用CVD技術在襯底1上依次沉積第一介質材料層2、相變材料層3、第二介質材料層4以形成三層堆棧結構，如圖1所示，其中，所述第一介質材料層2和第二介質材料層4所采用的材料可為：Al、Cu、Ti、TiN或W等，所述第一介質材料層2的厚度可為20～500nm，所述第二介質材料層的厚度可為20～500nm，所述相變材料層采用的材料可為Ge2Sb2Te5、Ge1sb2Te4、Sb2Te3、GeTe、Si2Sb2Te5、Sb等一元、二元、三元、四元具有存儲功能的相變合金材料，其厚度為20～200nm。

接著，利用90nm以下CMOS工藝標準曝光技術或電子束曝光技術在所述三層堆棧結構上制備納米圖形，如圖2所示。