[發明專利]半導體存儲器的制造方法無效
| 申請號: | 200910045243.6 | 申請日: | 2009-01-13 |
| 公開(公告)號: | CN101777515A | 公開(公告)日: | 2010-07-14 |
| 發明(設計)人: | 徐丹;楊中輝;劉經國;孫士禎 | 申請(專利權)人: | 中芯國際集成電路制造(上海)有限公司 |
| 主分類號: | H01L21/8234 | 分類號: | H01L21/8234;H01L21/027 |
| 代理公司: | 上海思微知識產權代理事務所(普通合伙) 31237 | 代理人: | 屈蘅;李時云 |
| 地址: | 2012*** | 國省代碼: | 上海;31 |
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| 摘要: | |||
| 搜索關鍵詞: | 半導體 存儲器 制造 方法 | ||
技術領域
本發明涉及半導體制造領域,特別是涉及一種半導體存儲器的制造方法。
背景技術
半導體存儲器是利用半導體集成電路工藝制成的存儲數據信息的固態電子器件,其由大量的存儲單元和輸入、輸出電路等構成。與磁性存儲器相比,半導體存儲器具有存取速度快、存儲容量大、體積小等優點,并且存儲單元陣列和主要外圍邏輯電路兼容,可以制造在同一芯片上,使輸入輸出接口大為簡化。因此,半導體存儲器在計算機等電子產品中獲得了極為廣泛的應用,成為計算機等電子產品的重要組成部件。
圖1便給出了一種半導體存儲器的部分平面結構示意圖。如圖所示,半導體存儲器往往包括存儲單元區(cell?area)100和周邊電路區(peripheral?area)200。在存儲單元區100,相互正交的字線WL(Word?Line)和位線BL(Bit?Line)構成的存儲單元陣列;周邊電路區200的邏輯晶體管201控制存儲單元區100存儲單元的讀寫操作。通常,位線BL是通過離子注入工藝而埋設于半導體襯底之中;字線WL則是通過柵極工藝而形成的柵極陣列。圖2至圖7便給出了一種現有半導體存儲器的形成過程,在以上所述的附圖中,(a)為沿圖1中A-A方向所給出的結構示意圖,而(b)是沿圖1中B-B方向所給出的結構示意圖。
首先,如圖2,提供半導體襯底10,其包括存儲單元區100和周邊電路區200。而后如圖3,在儲存單元區100進行離子注入,從而在半導體襯底10中形成多個雜質擴散層,而后對雜質擴散層進行增速氧化,從而形成多條位線BL;當然在進行離子注入前要利用掩膜定義離子注入區,增速氧化可以利用一定溫度與時間的熱處理來實現,這些都是本領域技術人員所熟知的技術,在此不再贅述。完成了位線BL的制作,便可以進一步進行柵極結構的制作,其包括存儲單元區100的柵極陣列以及周邊電路區200的邏輯晶體管柵極,具體形成過程如下:
如圖4,在半導體襯底上形成ONO(氧化硅-氮化硅-氧化硅)層;而后通過氧化硅、氮化硅刻蝕,去除周邊電路區200的ONO層中遠離半導體襯底的氮化硅和氧化硅層,僅僅保留半導體襯底上的氧化硅層作為周邊電路區200的柵極介質層12,而存儲單元區100剩余的ONO層為存儲單元區100的柵極介質層11。而后,如圖5,在柵極介質層11與12上形成多晶硅層13,并利用掩膜14于存儲單元區100定義柵極陣列15,在周邊電路區200定義邏輯晶體管柵極16的位置。于是,如圖6,以掩膜14為阻擋層,刻蝕形成柵極陣列15與邏輯晶體管柵極16,而后去除掩膜14。當然邏輯晶體管的柵極16上往往還形成有側墻結構,其為本領域技術人員所熟知,在此,不再贅述,且為了簡化,圖中并未示出。
此時,雖然完成了位線BL與字線WL的制作,但是相鄰存儲單元之間往往會產生漏電干擾,為此,需在存儲單元之間進行防穿透注入(APT?implantation,Anti-Punch?Through?implantation)。如圖7,對存儲單元區100進行防穿透注入,從而在相鄰存儲單元之間形成防穿透注入區101,以減少相鄰存儲單元之間的漏電干擾。當然,周邊電路區200也需要進行輕摻雜注入、源漏注入等操作,以形成邏輯晶體管201的源、漏區,其為本領域技術人員所熟知,在此不再贅述,且為了簡化,圖中并未示出。如圖所示,在APT注入過程中,柵極陣列15相當于阻擋層的作用,防止APT注入穿透存儲單元,因此柵極陣列15必須具有一定的厚度,以承受APT注入所能達到的范圍。
然而,在半導體存儲器的制造過程中,以上具有一定厚度的柵極陣列15將帶來如下缺點:
首先,柵極陣列15越厚,其外形越難以控制,即在刻蝕過程中越難以保持柵極陣列15中每個柵極結構的筆直,進而容易造成相鄰兩字線WL之間的短路。
另外,隨著半導體集成電路工藝的發展,半導體儲存器的集成度日益增高,柵極陣列15之間的間隙也越來越小,而其厚度卻因為APT注入工藝而不能隨之減小,于是,柵極陣列15中每個柵極結構單位長度的電阻值與其寬度的倒數成比例的增加,從而嚴重影響器件的性能,為半導體存儲器的的進一步細微化或高集成度帶來了障礙。
發明內容
本發明所要解決的技術問題是減小存儲單元區柵極陣列厚度與防穿透(APT)注入之間的關聯程度,進而提高半導體存儲器的集成度。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





