[發(fā)明專利]一種基于FPGA實時可配置的數(shù)字相關(guān)器

無效

• 申請?zhí)枺?/td>: 200910038540.8
• 申請日: 2009-04-10
• 公開（公告）號: CN101534183A
• 公開（公告）日: 2009-09-16
• 發(fā)明（設(shè)計）人: 徐潤博;馮久超
• 申請（專利權(quán)）人: 華南理工大學(xué)
• 主分類號: H04L7/00
• 分類號: H04L7/00;H04B1/713
• 代理公司: 廣州市華學(xué)知識產(chǎn)權(quán)代理有限公司
• 代理人: 李衛(wèi)東

技術(shù)領(lǐng)域

本發(fā)明涉及一種跳頻同步技術(shù)，特別是涉及一種基于現(xiàn)場可編程門陣列(FPGA)實時可配置的數(shù)字相關(guān)器。

背景技術(shù)

跳頻通信系統(tǒng)具有抗干擾、抗多徑衰落和保密性強的特點。跳頻技術(shù)是由于電子對抗的需要被首先應(yīng)用于軍事通信系統(tǒng)，如英國的Racal公司的Jaguar-H跳頻電臺，美國的聯(lián)合戰(zhàn)術(shù)信息分發(fā)系統(tǒng)(JTIDS)等。由于跳頻技術(shù)在軍事通信方面取得了巨大的成功，近年來在民用通信上也得到了越來越廣泛地應(yīng)用，例如在數(shù)字蜂窩移動通信系統(tǒng)中，其中藍牙技術(shù)是其在民用領(lǐng)域的一個典型應(yīng)用。

目前的跳頻通信都是射頻跳頻，即跳頻信號的載波在一組偽隨機序列碼的控制下不斷地跳變，因此，跳頻同步在跳頻通信系統(tǒng)中占有非常重要的地位，是整個系統(tǒng)得以正確通信的基礎(chǔ)。實現(xiàn)跳頻同步的方法主要有以下四種：1)利用一個專門信道來傳遞同步信息的獨立信道法；2)基于網(wǎng)絡(luò)中的一個公共時鐘來實現(xiàn)同步的參考時鐘法；3)把同步信息隱含在發(fā)送的信息序列中的自同步法；4)通信前發(fā)送一個同步字頭來實現(xiàn)同步的同步字頭法。其中，同步字頭法具有同步搜索快、可靠性強和容易實現(xiàn)的特點，被運用得最多。同步字頭法是通過收信機的數(shù)字相關(guān)器對同步字頭的捕獲來實現(xiàn)的，這一過程稱為初同步(即捕獲)，它是精同步(即跟蹤)過程的前提，也是跳頻通信同步的關(guān)鍵點。因此，設(shè)計出高性能的數(shù)字相關(guān)器是非常必要的。

上世紀八十年代末FPGA出現(xiàn)后，F(xiàn)PGA以其高速、可靠、低功耗和強大的功能迅速成為了當今數(shù)字硬件電路設(shè)計的首選。已有的數(shù)字相關(guān)器都是基于FPGA技術(shù)，具有很好的靈活性和通用性。參見圖2，現(xiàn)有基于FPGA技術(shù)的數(shù)字相關(guān)器(趙明忠，電子工程師，2002，28(5)：35-36)包括：兩個移位寄存器；一個比較器；一個運算處理單元；一個判決單元。該數(shù)字相關(guān)器可以捕捉到同步字頭并輸出相關(guān)峰，但它對接收數(shù)據(jù)是每比特采樣一次，數(shù)字相關(guān)器能否正確接收到數(shù)據(jù)完全依賴于采樣點的好壞，容易出現(xiàn)漏相關(guān)和誤相關(guān)現(xiàn)象，可靠性不強。此外該相關(guān)器還存在實時性不強和同步定位不夠精確的問題。在當前的電子對抗和民用產(chǎn)品中，為了獲得更高的抗干擾能力和保密性能，跳頻速率越來越快，對跳頻同步的實時性和精度也提出了更高的要求，因此迫切需要一種精度高、可靠性和實時性強的數(shù)字相關(guān)器。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服數(shù)字相關(guān)器現(xiàn)有技術(shù)的缺點，提供一種可靠性和實時性強、精度高、可重新配置的數(shù)字相關(guān)器。

通過對FPGA的重新配置，該數(shù)字相關(guān)器可通用于各種跳頻通信系統(tǒng)。還增設(shè)跳信號(即每跳起始位置的指示信號)生成電路，通過相關(guān)峰對跳信號的修正，該數(shù)字相關(guān)器能夠幫助收信機直接實現(xiàn)初同步。

本發(fā)明的目的通過如下技術(shù)方案實現(xiàn)：

一種基于FPGA實時可配置的數(shù)字相關(guān)器，包括高速ADC、數(shù)據(jù)格式轉(zhuǎn)換電路、數(shù)字信號處理器、數(shù)字相關(guān)電路；所述高速ADC的輸出端與數(shù)據(jù)格式轉(zhuǎn)換電路的輸入端相連，數(shù)據(jù)格式轉(zhuǎn)換電路的輸出端與數(shù)字相關(guān)電路的輸入端RXD相連，DSP的使能信號輸出端與數(shù)字相關(guān)電路的使能信號輸入端相連，DSP的地址總線與數(shù)字相關(guān)電路的地址總線相連，DSP的數(shù)據(jù)總線與數(shù)字相關(guān)電路的數(shù)據(jù)總線相連，數(shù)字相關(guān)電路的輸出端與外部電路相連接；所述的高速ADC接收經(jīng)鑒頻解調(diào)后的模擬信號，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，并把轉(zhuǎn)換后的數(shù)字信號送到數(shù)據(jù)格式轉(zhuǎn)換電路；所述的數(shù)據(jù)格式轉(zhuǎn)換電路包括判決單元和數(shù)據(jù)緩存單元，先運用判決單元將ADC量化后的多位數(shù)據(jù)轉(zhuǎn)換成一位數(shù)據(jù)，再經(jīng)過數(shù)據(jù)緩存單元把數(shù)據(jù)速率降為基帶信號的速率，并送入數(shù)字相關(guān)電路；所述的DSP通過總線給數(shù)字相關(guān)電路傳送相關(guān)碼；所述數(shù)字相關(guān)電路利用FPGA實現(xiàn)，把DSP送來的相關(guān)碼和從數(shù)據(jù)格式轉(zhuǎn)換電路得到的數(shù)據(jù)進行相關(guān)運算，輸出相關(guān)峰，再通過相關(guān)峰來修正跳信號，實現(xiàn)跳頻初同步。

為進一步實現(xiàn)本發(fā)明目的，所述的FPGA優(yōu)選為Spartan3系列的xc3s1000型FPGA。

所述的數(shù)字相關(guān)電路和數(shù)據(jù)格式轉(zhuǎn)換電路運優(yōu)選用同一塊FPGA來實現(xiàn)。

所述的數(shù)字相關(guān)電路由接收數(shù)據(jù)模塊、相關(guān)處理模塊和跳信號生成電路組成；所述的接收數(shù)據(jù)模塊按功能由接收選通電路、接收相關(guān)碼單元、采樣時鐘電路和采樣RXD單元組成；接收選通電路根據(jù)對DSP控制信號的判斷來產(chǎn)生接收相關(guān)碼選通信號；接收相關(guān)碼單元為存儲相關(guān)碼的RAM，兼容8位和16位數(shù)據(jù)總線；采樣時鐘電路根據(jù)對FPGA的配置來生成不同速率的采樣時鐘，實現(xiàn)對RXD信號不同倍數(shù)的采樣；采樣RXD單元由n個移位寄存器組成，n等于采樣倍數(shù)，移位寄存器的位數(shù)等于相關(guān)碼的寬度；