[發明專利]用于實時Java處理器的字節碼高速緩存裝置及存取方法

有效

• 申請號: 200910035647.7
• 申請日: 2009-09-30
• 公開（公告）號: CN101697117A
• 公開（公告）日: 2010-04-21
• 發明（設計）人: 柴志雷;涂時亮;吳小俊;須文波;孫俊;葉新棟
• 申請（專利權）人: 江南大學
• 主分類號: G06F9/30
• 分類號: G06F9/30;G06F15/78
• 代理公司: 無錫盛陽專利商標事務所(普通合伙) 32227
• 代理人: 顧吉云

1.用于實時Java處理器的字節碼高速緩存裝置，其特征在于：其包括字節碼計數器（1）、高速緩存讀地址多路選擇器（3）、高速緩存寫地址多路選擇器（4）、高速緩存讀地址寄存器（5）、高速緩存寫地址寄存器（6）、高速緩存讀地址加法器（7）、高速緩存寫地址加法器（8）、字節碼可讀比較器（9）、字節碼可寫比較器（10）、主存儲器（13）、高速緩存（14）以及字節碼寄存器（15）；

字節碼計數器（1）用來保存以字節為尋址單位的待執行的字節碼地址，該地址經過地址對齊操作（2）之后送到高速緩存寫地址多路選擇器（4）；高速緩存為環形緩存；

高速緩存讀地址多路選擇器（3）及高速緩存寫地址多路選擇器（4）的輸出端分別連接字節碼可讀比較器（9）的兩個輸入端，字節碼可讀比較器（9）的輸出端分別連接字節碼寄存器（15）以及高速緩存讀地址寄存器（5）的使能端；

字節碼可讀比較器（9）用來判斷高速緩存（14）中是否有字節碼可用，寫地址大于讀地址則有字節碼可用，通過高速緩存讀地址加法器（7）將當前地址加1并在下一個時鐘來時打入高速緩存讀地址寄存器（5），同時由控制信號（19）控制選擇該地址作為輸出；

主存儲器（13）的讀地址輸入連接到高速緩存寫地址多路選擇器（4）的輸出端，其數據輸出連接到高速緩存（14）的數據輸入端（17）；

高速緩存（14）的讀地址輸入端（11）連接于高速緩存讀地址多路選擇器（3）的輸出端，其寫地址輸入端（12）連接于高速緩存寫地址多路選擇器（4）的輸出端，其數據輸入端（17）連接于主存儲器（13）的數據輸出端，其數據輸出端（18）連接于字節碼寄存器（15）的輸入端；

字節碼寄存器（15）的輸出端（16）連接到Java處理器的后續段；

高速緩存（14）的讀地址輸入端（11）及寫地址輸入端（12）分別連接字節碼可寫比較器（10）的兩個輸入端，字節碼可寫比較器（10）的輸出端連接高速緩存寫地址寄存器（6）的使能端；

字節碼可寫比較器（10）用來判斷高速緩存（14）有無空間存放更多字節碼，寫地址不等于讀地址時表示有空間存放更多字節碼，通過高速緩存寫地址加法器（8）將當前地址加4并在下一個時鐘來時打入高速緩存寫地址寄存器（6），同時由控制信號（19）控制選擇該地址作為輸出；

在控制流發生改變時，由控制信號（19）分別控制高速緩存讀地址多路選擇器（3）以及高速緩存寫地址多路選擇器（4），選擇字節碼計數器（1）的地址為輸出地址。

2.根據權利要求1所述的用于實時Java處理器的字節碼高速緩存裝置，其特征在于：所述高速緩存（14）的地址為0～（2^m-1），所述主存儲器（13）的地址為0～（2ⁿ-1）；所述高速緩存（14）的讀地址輸入端（11）連接于高速緩存讀地址多路選擇器（3）輸出端的低m位，所述高速緩存（14）的寫地址輸入端（12）連接于高速緩存寫地址多路選擇器（4）輸出端的低m位；所述字節碼可讀比較器（9）的輸入分別是n位的高速緩存讀地址多路選擇器（3）的n-1～2位以及n位的高速緩存寫地址多路選擇器（4）的（n-1）～2位，所述字節碼可寫比較器（10）的輸入分別是高速緩存讀地址輸入端（11）的（m-1）～2位以及高速緩存寫地址輸入端（12）的（m-1）～2位。

3.根據權利要求1所述的用于實時Java處理器的字節碼高速緩存裝置，其特征在于：所述高速緩存（14）為雙端口環形存儲器。

4.根據權利要求1所述的用于實時Java處理器的字節碼高速緩存裝置，其特征在于：所述高速緩存（14）的數據輸入端（17）的總線寬度為32位，所述高速緩存（14）的數據輸出端（18）的寬度為8位。