[發明專利]一種基于匹配共享增益可控的并聯型射頻功率放大器

有效

• 申請號: 200910035181.0
• 申請日: 2009-09-07
• 公開（公告）號: CN101656514A
• 公開（公告）日: 2010-02-24
• 發明（設計）人: 吳建輝;劉萬福;張萌;高星;黃福青;吉新村;王聲揚;李闖;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: H03F3/189
• 分類號: H03F3/189;H03F3/20;H03F1/02
• 代理公司: 南京經緯專利商標代理有限公司
• 代理人: 葉連生

技術領域

本發明涉及一種射頻功率放大器，特別是涉及應用于短距離通信系統中的射頻功率放大器及其實現方法。

背景技術

近年來，CMOS(Complementary?Metal?Oxide?Semiconductor，互補金屬氧化物半導體)射頻功率放大器已經得到廣泛應用。今天，效率提高技術和功率可控技術越來越成為全集成CMOS收發芯片的關注熱點。

但是，隨著MOS管溝道長度的不斷縮小，將意味著工作電壓和輸出功率的下降。為了能在一個低工作電壓下獲得大的輸出功率，傳統做法是采取多級級聯，多級級聯存在以下問題：穩定性變差；級間匹配網絡設計困難；功率控制較難完成；輸出功率難以做高，所以目前采用的最新技術是并聯型功率放大器。

對于并聯型功率放大器，為滿足高功率輸出，一般采用功率合成方式。對于功率合成，通常采用變壓器、微帶耦合器以及巴倫電路三種技術實現功率合成。對于變壓器合成技術，在大功率輸出(如瓦級)得到了廣泛應用，但是其占用芯片面積較大；對于微帶耦合器，需要較高的加工工藝支持，成本較高；而對于巴倫電路合成技術，即為常見的LC電路，易在片內集成，如圖1所示，為一并聯型功率放大器電路結構，采用的是巴倫電路合成技術。

此電路對每個差分結構電路單元均做了對應的巴倫電路，這樣帶來的一個明顯的缺點就是：隨著差分單元數目的增加，需要的巴倫電路隨之增加，特別是片內電感數目的增加，往往片內電感的面積一般都是很大的，這樣將占用大量的芯片面積。另外，在圖1所示電路，每個差分結構電路單元都有相應的輸入匹配，輸入匹配電路中用到的電感數目與巴倫電路中的相等，這樣，僅僅是電感就占用了功率放大器電路模塊的大部分芯片面積，因此成本也會因之而提高。

發明內容

技術問題：本發明的目的是為克服以上不足，減少輸入輸出匹配網絡的復雜度，提供應用范圍廣、成本低的一種基于匹配共享、增益可控的并聯型射頻功率放大器及其實現方法。

技術方案：本發明的基于匹配共享、增益可控的并聯型射頻功率放大器是通過以下技術方案實現的：

該放大器包括：

輸入匹配級I：由第一電感和第一電容組成的L型匹配電路構成，L型匹配電路結構形式為：第一電感與后面連接的中間級II并聯，第一電容與后面連接的中間級II串聯，且在第一電感兩端并聯第二微調電容陣列；

輸出匹配級III：由實現雙端轉單端功能的巴倫電路構成，巴倫電路由第二電感和第三電容組成，且在巴倫電路的差分輸入端并聯第三電感；

中間級II：由N個不同寬長比的差分結構電路單元并聯構成，其輸入端為輸入匹配級I的輸出端，輸出端為輸出匹配級III的輸入端；

動態電壓偏置電路IV：由電壓轉換器電路構成，為單輸入-多輸出結構形式，單輸入端接基準電壓，N個獨立輸出電路的輸出端分別與中間級II的N個差分結構電路單元連接，其N個輸出V_{bias_1}-V_{bias_N}分別為中間級II的N個差分結構電路單元提供偏置電壓。

基于匹配共享、增益可控的并聯型射頻功率放大器的實現方法包括如下步驟：

步驟1).首先，設計輸入匹配網絡I，采用傳統的L型匹配電路結構，只是在L型匹配電路中的電感兩端并聯一可調電容陣列；

1.1)首先，在中間級II的N個差分結構電路單元全開啟情況下，也即此時對應最大功率輸出，設計出對應的標準L型匹配電路，此L型匹配電路由第一電感和第一電容組成，其電路結構形式為：第一電感L_n與后面連接的中間級II并聯，第一電容與后面連接的中間級II串聯；

1.2)然后，在只有寬長比最小的中間級II差分結構單元單獨開啟的情況下，也即此時對應最小功率輸出，在第一電感L_n兩端并聯一個電容，在準確頻點獲得良好的反射系數；

1.3)當輸出功率介于最大和最小功率輸出值，依據上述步驟1.2)，分別得到對應的并聯電容值；

1.4)在不同功率輸出要求下，會得到一系列離散電容值，根據系統可提供的數字控制信號線數目，來選取不同值的片選電容。由這些片選電容組成第二微調電容陣列C₁，在數字信號線D₁-D_K的控制下，完成中間級II每種差分結構單元組合方式下的輸入共軛匹配，以減少反射損耗，達到最大功率傳輸；

步驟2)然后，設計輸出匹配網絡III，采用巴倫電路結構與容性中和技術；

步驟3)其次，設計中間級II，根據輸出功率的要求，確定各差分結構電路單元的組合方式；