[發明專利]用于SATA的全數字擴頻時鐘發生器

有效

• 申請號: 200910030397.8
• 申請日: 2009-03-20
• 公開（公告）號: CN101520672A
• 公開（公告）日: 2009-09-02
• 發明（設計）人: 楊軍;張其;劉新寧;姜茗鐘;時龍興
• 申請（專利權）人: 東南大學
• 主分類號: G06F1/04
• 分類號: G06F1/04;H03L7/089;H03L7/197
• 代理公司: 南京經緯專利商標代理有限公司
• 代理人: 許 方

技術領域

本發明涉及一種擴頻時鐘發生器，尤其涉及一種用于SATA的全數字擴頻時鐘發生器，屬于擴頻時鐘領域。

背景技術

當前，高速串行數據通信已成為處理器與外設互連、多芯片間互連、處理器-存儲器互連、串行網絡接口等的重要組成部分，數據處理與傳輸的速率達到Gbps的水平，集成電路內部的電磁干擾(EMI)的危害變得越來越嚴重。在減小EMI的各種方法中，擴頻時鐘技術是有效的低成本片內解決方法，它通過將集中在某一頻點的能量分散到具有一定寬度的頻帶上，有效地抑制輻射峰值，減輕電磁輻射對電子系統的干擾。

SATA是一種高速串行接口標準，正在逐漸成為下一代內部存儲互聯的重要技術，它的數據傳輸速率在Gen1時就已經達到1.5Gbps，EMI的危害非常嚴重。SATA規范采用5000ppm的擴頻時鐘來降低峰值能量，從而減小EMI的影響。目前文獻中研究的用于SATA發送端的擴頻時鐘發生器一般都是基于電荷泵鎖相環進行設計，傳統的電荷泵鎖相環中包含大量模擬電路，存在著固有的缺點和局限，比如工藝敏感、易受噪聲影響、有大的無源元件等。到目前為止，尚沒有出現全數字擴頻時鐘發生器的相關報道。

發明內容

本發明要解決的技術問題是在傳統的基于電荷泵鎖相環擴頻時鐘發生器的基礎上提出一種用于SATA的全數字擴頻時鐘發生器。

一種用于SATA的全數字擴頻時鐘發生器，包括相數轉換器、數字環路濾波器、數控振蕩器、多模分頻器、數字Δ-∑調制器和地址產生電路，其中：相數轉換器包括鑒頻/鑒相器和時數轉換器，多模分頻器包括S吞咽計數器、P可編程計數器和4/5預分頻器，參考時鐘信號FREF輸入鑒頻/鑒相器，鑒頻/鑒相器、時數轉換器、數字環路濾波器和數控振蕩器依次串接，數控振蕩器輸出端輸出擴頻時鐘信號F_DCO并連接4/5預分頻器的輸入端，4/5預分頻器的輸出端分別連接S吞咽計數器和P可編程計數器的輸入端，S吞咽計數器輸出端輸出置數脈沖信號reload給其自身和P可編程計數器并分別連接鑒頻/鑒相器和地址產生電路的輸入端，地址產生電路串接數字Δ-∑調制器后連接P可編程計數器的輸入端，P可編程計數器的輸出端連接4/5預分頻器的輸入端。

本發明用于SATA發送端的全數字擴頻時鐘發生器采用分頻器調制方式，利用Δ-∑調制改變全數字鎖相環的反饋分頻系數，獲得5000ppm的擴頻時鐘，有效地降低系統的EMI；本發明核心是一個全數字鎖相環，采用的數字環路濾波器是建立全數字鎖相環的動態特性，同時噪聲和信號的高頻分量也會被低通的環路濾波器所抑制；全數字鎖相環具有可移植性，易于實現，采用其來代替電荷泵鎖相環簡化了電路設計，提高了電路的抗噪性能，同時減小了擴頻時鐘發生器的面積。

附圖說明

圖1是本發明的電路結構框圖。

圖2(a)是本發明中鑒頻/鑒相器電路結構示意圖，圖2(b)是鑒頻/鑒相器工作波形示意圖。

圖3(a)是本發明中時數轉換器電路結構示意圖，圖3(b)是時數轉換器工作波形示意圖。

圖4(a)是本發明中數控振蕩器電路結構示意圖，圖4(b)是數控振蕩器中壓控振蕩器的差分反相單元電路結構示意圖，圖中標號名稱：401-數控電流源，403-兩個交叉的NMOS。

圖5(a)是本發明中4/5預分頻器電路結構示意圖，圖5(b)是基于((DP)²)高速寄存器的4/5預分頻器電路示意圖，圖中標號名稱：505、506、507均是基于((DP)²)的高速寄存器。

圖6是本發明中地址產生電路的電路結構示意圖。

圖7是本發明的仿真結果圖，其中(a)是時鐘發生器輸出頻率隨時間的變化結果圖，(b)是擴頻時鐘發生器在擴頻模式和非擴頻模式下的頻率譜圖。

具體實施方式