[發(fā)明專(zhuān)利]通訊方法及通訊系統(tǒng)

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200910020705.9
• 申請(qǐng)日: 2009-04-02
• 公開(kāi)（公告）號(hào): CN101661455A
• 公開(kāi)（公告）日: 2010-03-03
• 發(fā)明（設(shè)計(jì)）人: 洪勝峰
• 申請(qǐng)（專(zhuān)利權(quán)）人: 青島海信電器股份有限公司
• 主分類(lèi)號(hào): G06F15/167
• 分類(lèi)號(hào): G06F15/167;G06F13/18
• 代理公司: 暫無(wú)信息
• 代理人: 暫無(wú)信息

技術(shù)領(lǐng)域

本發(fā)明涉及一種大規(guī)模集成電路中采用多個(gè)CPU核時(shí)，各個(gè)CPU之間數(shù)據(jù)核指令通訊的方法以及一種相應(yīng)的通訊系統(tǒng)。

背景技術(shù)

目前，在FPGA使用嵌入式CPU內(nèi)核構(gòu)成SOPC系統(tǒng)是數(shù)字電路集成化的一大發(fā)展方向，在一些復(fù)雜系統(tǒng)中往往需要使用不止一個(gè)CPU來(lái)分別管理不同邏輯電路，為了協(xié)調(diào)各個(gè)CPU之間的工作，就需要在各CPU之間設(shè)置通訊協(xié)議，以保證通訊的正常有效進(jìn)行。

目前各個(gè)IP核提供商雖然也可提供類(lèi)似通訊用IP核，但作為應(yīng)用方，使用這種收費(fèi)授權(quán)IP核將增加產(chǎn)品成本，同時(shí)使用的靈活性收到限制。

中國(guó)專(zhuān)利CN200610145941.X揭示了一種硬件訪問(wèn)寄存器的方法，在硬件發(fā)出指令后，根據(jù)優(yōu)先級(jí)別仲裁，在規(guī)定時(shí)間內(nèi)看是否指令的優(yōu)先級(jí)符合要求，從而仲裁是否能訪問(wèn)。但是如果在規(guī)定時(shí)間內(nèi)仲裁不能訪問(wèn)，則需要通過(guò)提高優(yōu)先級(jí)及等待定時(shí)器的設(shè)置來(lái)重新判斷是否允許訪問(wèn)，這樣會(huì)導(dǎo)致響應(yīng)的時(shí)間受限制，尤其優(yōu)先級(jí)別低的指令，并且在只有此指令的情況下，訪問(wèn)速度更受損。優(yōu)先級(jí)別越低的指令，損失的訪問(wèn)時(shí)間就越多，對(duì)于大規(guī)模的SOC，響應(yīng)速度決定了系統(tǒng)的精確性和穩(wěn)定性。

發(fā)明內(nèi)容

本發(fā)明旨在通過(guò)簡(jiǎn)單的VHDL程序設(shè)計(jì)，可針對(duì)不同廠家的FPGA芯片，解決多個(gè)CPU之間的數(shù)據(jù)核指令通訊問(wèn)題。

基于上述背景技術(shù)的缺陷和消費(fèi)者的需求，本發(fā)明提供一種通訊方法，使得多個(gè)CPU能夠通過(guò)總線及寄存器之間實(shí)現(xiàn)相互通訊，避免了采用收費(fèi)通訊模式。

本發(fā)明提供的技術(shù)方案為：一種通訊方法，包括至少第一CPU和第二CPU，定義第一CPU和第二CPU之間的通訊優(yōu)先級(jí)，第一CPU和/或第二CPU發(fā)出通訊指令，總線系統(tǒng)接收CPU發(fā)出的通訊指令并傳遞給優(yōu)先級(jí)識(shí)別單元，優(yōu)先級(jí)識(shí)別單元依據(jù)優(yōu)先級(jí)順序識(shí)別通訊指令的內(nèi)容，執(zhí)行相應(yīng)的通訊指令內(nèi)容訪問(wèn)寄存器單元，等待下一個(gè)通訊指令。

在本發(fā)明實(shí)施例中，所述的寄存器單元設(shè)置有至少一位中斷申請(qǐng)/清除位，用于第一和第二CPU相互之間申請(qǐng)中斷。

在本發(fā)明實(shí)施例中，所述的寄存器組包括控制/狀態(tài)寄存器和數(shù)據(jù)寄存器，第一CPU和第二CPU均可訪問(wèn)控制/狀態(tài)寄存器和數(shù)據(jù)寄存器。

在本發(fā)明實(shí)施例中，所述的總線系統(tǒng)個(gè)數(shù)與CPU個(gè)數(shù)相對(duì)應(yīng)，都為兩個(gè)。

優(yōu)選的，總線系統(tǒng)將第一CPU和第二CPU的時(shí)序轉(zhuǎn)換成與寄存器組相匹配的時(shí)序。

本發(fā)明還提供一種通訊系統(tǒng)，以實(shí)現(xiàn)多個(gè)CPU之間的相互通訊，包括至少第一CPU和第二CPU，寄存器單元和優(yōu)先級(jí)識(shí)別單元，第一CPU和第二CPU通過(guò)總線系統(tǒng)與優(yōu)先級(jí)識(shí)別單元相連，其特征在于，優(yōu)先級(jí)識(shí)別單元根據(jù)預(yù)先定義的各CPU通訊優(yōu)先級(jí)別識(shí)別CPU發(fā)出的通訊指令，經(jīng)識(shí)別后的通訊指令根據(jù)優(yōu)先級(jí)別高低實(shí)現(xiàn)對(duì)寄存器單元的訪問(wèn)。

在本發(fā)明實(shí)施例中，所述的總線系統(tǒng)包括與CPU個(gè)數(shù)相對(duì)應(yīng)的總線接口個(gè)數(shù)，都為2個(gè)。

優(yōu)選的，所述的寄存器單元包括控制/狀態(tài)寄存器組和數(shù)據(jù)寄存器組。

在本發(fā)明實(shí)施例中，所述的優(yōu)先級(jí)別按第一CPU寫(xiě)操作、第一CPU讀操作、第二CPU寫(xiě)操作、第二CPU讀操作的順序高低排列。

更進(jìn)一步的，在所述的寄存器單元中，設(shè)置至少一位中斷申請(qǐng)/清除位，用以實(shí)現(xiàn)第一CPU和第二CPU之間相互申請(qǐng)中斷。

本發(fā)明提供的CPU與寄存器之間的通訊方法，根據(jù)事先定義的優(yōu)先級(jí)別決定各指令的訪問(wèn)順序，從高到底直接判斷指令的執(zhí)行順序，不需要?jiǎng)討B(tài)調(diào)整優(yōu)先級(jí)別，而且，通過(guò)設(shè)定寄存器中斷申請(qǐng)/清除位，非常簡(jiǎn)單的決定了各指令訪問(wèn)順序及相應(yīng)CPU的中斷。

附圖說(shuō)明

圖1是本發(fā)明優(yōu)選實(shí)施例的通訊信號(hào)流傳送示意圖；

圖2是本發(fā)明優(yōu)選實(shí)施例2個(gè)CPU與寄存器單元之間的通訊過(guò)程示意圖；

圖3是本發(fā)明優(yōu)選實(shí)施例的51內(nèi)核訪問(wèn)時(shí)序示意圖；

圖4是本發(fā)明實(shí)施例固定等待周期的Avalong總線訪問(wèn)時(shí)序示意圖；

圖5是本發(fā)明優(yōu)選實(shí)施例通訊方法的流程圖；

圖6是本發(fā)明優(yōu)選實(shí)施例的CPU訪問(wèn)時(shí)序示意圖。

具體實(shí)施方式

下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施例作詳細(xì)的說(shuō)明。

本發(fā)明是一種多個(gè)CPU之間數(shù)據(jù)核指令通訊方法及裝置。可以通過(guò)簡(jiǎn)單的VHDL程序設(shè)計(jì)，可針對(duì)不同的廠家的FPGA芯片，解決多個(gè)CPU之間的數(shù)據(jù)核指令通訊問(wèn)題。