[發(fā)明專利]波特率自適應串行通信中繼器的制作方法

無效

• 申請?zhí)枺?/td>: 200910011449.7
• 申請日: 2009-05-05
• 公開（公告）號: CN101551786A
• 公開（公告）日: 2009-10-07
• 發(fā)明（設計）人: 邱鐵;江賀;于玉龍
• 申請（專利權）人: 大連理工大學
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F13/42;G06F15/167;G06F17/50
• 代理公司: 大連理工大學專利中心
• 代理人: 關慧貞

1.一種波特率自適應串行通信中繼器的制作方法，其特征是，采用第一微控制器(III)、第二微控制器(IV)與雙口RAM(3)相連接的數(shù)據(jù)處理方式，第一微控制器(III)的引腳P2.2與第二微控制器(IV)的引腳P2.2直接相連接，第一微控制器(III)的引腳P2.3與第二微控制器(IV)的引腳P2.3直接相連接，它們之間直接進行通信聯(lián)絡，實時處理來自第一波特率自適應串行通信器件(I)、第二波特率自適應串行通信器件(II)上的數(shù)據(jù)；雙口RAM(3)作為第一微控制器(III)、第二微控制器(IV)的共享資源，雙口RAM(3)的第一數(shù)據(jù)/地址總線DB1/AB1與第一微控制器(III)的端口P0相連，雙口RAM(3)的第二數(shù)據(jù)/地址總線DB2/AB2與第二微控制器(IV)的端口P0相連；第一微控制器(III)從第一波特率自適應串行通信器件(I)上接收來的數(shù)據(jù)送入雙口RAM(3)，這些數(shù)據(jù)要被第二微控制器(IV)取走，送到第二波特率自適應串行通信器件(II)上；第二微控制器(IV)從第二波特率自適應串行通信器件(II)接收來的數(shù)據(jù)送入雙口RAM(3)，這些數(shù)據(jù)要被第一微控制器(III)取走，送到第一波特率自適應串行通信器件(I)上；

將第一微控制器(III)與第一波特率自適應串行通信器件(I)通過信號線連接：即第一波特率自適應串行通信器件(I)的外部復位信號引腳RST與第一微控制器(III)的端口引腳P2.4相連，第一波特率自適應串行通信器件(I)的數(shù)據(jù)發(fā)送使能信號TE與第一微控制器(III)的端口引腳P2.5相連，第一波特率自適應串行通信器件(I)的用于傳輸發(fā)送數(shù)據(jù)的并行總線TDB與第一微控制器(III)的端口P3相連，第一波特率自適應串行通信器件(I)的發(fā)送完畢標志信號控制引腳TI與第一微控制器(III)的端口引腳P2.6相連，第一波特率自適應串行通信器件(I)的用于傳輸接收數(shù)據(jù)的并行總線RDB與第一微控制器(III)的端口P1相連，第一波特率自適應串行通信器件(I)的數(shù)據(jù)接收完畢標志信號引腳RI與第一微控制器(III)的端口引腳P2.7相連；

將第二微控制器(IV)與第二波特率自適應串行通信器件(II)通過信號線連接：即第二波特率自適應串行通信器件(II)的外部復位信號引腳RST與第二微控制器(IV)的端口引腳P2.4相連，第二波特率自適應串行通信器件(II)的數(shù)據(jù)發(fā)送使能信號TE與第二微控制器(IV)的端口引腳P2.5相連，第二波特率自適應串行通信器件(II)的用于傳輸發(fā)送數(shù)據(jù)的并行總線?TDB?TDB與第二微控制器(IV)的端口P3相連，第二波特率自適應串行通信器件(II)的發(fā)送完畢標志信號控制引腳TI與第二微控制器(IV)的端口引腳P2.6相連，第二波特率自適應串行通信器件(II)的用于傳輸接收數(shù)據(jù)的并行總線RDB與第二微控制器(IV)的端口P1相連，第二波特率自適應串行通信器件(II)的數(shù)據(jù)接收完畢標志信號引腳RI與第二微控制器(IV)的端口引腳P2.7相連。

2.如權利要求1所示一種波特率自適應串行通信中繼器的制作方法，其特征是，第一波特率自適應串行通信器件(I)、第二波特率自適應串行通信器件(II)其制作方法相同，其內(nèi)部模塊包括波特率自適應發(fā)生器(6)、信號轉(zhuǎn)換器(7)，并-串數(shù)據(jù)接收移位器(10)、串-并數(shù)據(jù)發(fā)送移位器(11)、邏輯與門(8)和邏輯非門(9)，均采用可編程器件制作，其中，波特率自適應發(fā)生器(6)、并-串數(shù)據(jù)發(fā)送移位器(10)、串-并數(shù)據(jù)接收移位器(11)均采用程序狀態(tài)機編程模式，其制作步驟如下：

用硬件描術語言VHDL編寫程序，來實現(xiàn)波特率自適應發(fā)生器(6)對波特率的自適應控制；定義波特率自適應發(fā)生器(6)的內(nèi)部復位信號Reset，波特率時鐘輸出信號BaudClk，內(nèi)部時鐘信號clock，復位輸出信號ResetOut，串行數(shù)據(jù)接收校準信號RxDip，并將內(nèi)部時鐘信號clock映射到外部時鐘信號引腳CLK，內(nèi)部復位信號Reset映射到外部復位信號引腳RST；波特率自適應發(fā)生器(6)用來產(chǎn)生適合于相應波特率的時鐘信號，其波特率通過輸入時鐘CLK生成，當復位引腳RST有效后，系統(tǒng)實現(xiàn)復位并進入時鐘控制開始狀態(tài)(101)，等待接收第一個字節(jié)，這一字節(jié)作為串行通信收發(fā)數(shù)據(jù)波特率的校準字節(jié)，本系統(tǒng)選取0x55作校準字節(jié)，由5個低電平和4個高電平交替出現(xiàn)的方波，其中每個電平分別持續(xù)一個波特率周期，在時鐘控制邏輯處于時鐘控制開始狀態(tài)(101)時，串行數(shù)據(jù)接收引腳RxD為低電平時，跳轉(zhuǎn)到校準字節(jié)接收狀態(tài)(102)開始計數(shù)，計數(shù)一直到最后一個低電平結束為止，一共9個周期，對9個周期計數(shù)的結果除以9，便可得到一個波特率周期對應的系統(tǒng)時鐘周期數(shù)，然后計算出對第一波特率自適應串行通信器件時鐘源(2)和第二波特率自適應串行通信器件時鐘源(4)的分頻值并進行分頻設置；接下來進入正常工作狀態(tài)(103)，從而生成了串行通信收發(fā)數(shù)據(jù)波特率；

用硬件描術語言VHDL編寫程序?qū)崿F(xiàn)信號轉(zhuǎn)換器(7)：定義信號轉(zhuǎn)換器(7)的內(nèi)部復位信號Reset，內(nèi)部時鐘信號clock，信號轉(zhuǎn)換器輸入信號SigIn，?信號轉(zhuǎn)換器輸出信號SigOut，等待信號WaitSig，并將信號轉(zhuǎn)換器輸入信號SigIn映射到數(shù)據(jù)發(fā)送使能信號TE，內(nèi)部復位信號Reset映射到外部復位信號引腳RST；信號轉(zhuǎn)換器(7)將高速的數(shù)據(jù)發(fā)送使能信號TE由信號轉(zhuǎn)換器輸入信號SigIn輸入，轉(zhuǎn)換成低速信號后，由信號轉(zhuǎn)換器輸出信號SigOut輸出到并-串數(shù)據(jù)發(fā)送移位器(10)的發(fā)送命令信號SendCmd的輸入端；

用硬件描術語言VHDL編寫程序，來實現(xiàn)并-串數(shù)據(jù)發(fā)送移位器(10)對數(shù)據(jù)的發(fā)送；定義并-串數(shù)據(jù)發(fā)送移位器(10)的內(nèi)部復位信號Reset，內(nèi)部時鐘信號clock，發(fā)送命令信號SendCmd，數(shù)據(jù)發(fā)送完畢標志信號Done，8位發(fā)送數(shù)據(jù)緩存TxD_buf(7:0)，1位串行數(shù)據(jù)發(fā)送緩存TxDi，串行數(shù)據(jù)發(fā)送引腳TxD，并將1位串行數(shù)據(jù)發(fā)送緩存TxDi映射到串行數(shù)據(jù)發(fā)送引腳TxD，8位發(fā)送數(shù)據(jù)緩存TxD_buf(7:0)映射到用于傳輸發(fā)送數(shù)據(jù)的并行總線TDB上；并-串數(shù)據(jù)發(fā)送移位器(10)完成數(shù)據(jù)的發(fā)送，初始處于發(fā)送器空閑狀態(tài)(201)，在該狀態(tài)下等待數(shù)據(jù)發(fā)送命令；當收到數(shù)據(jù)發(fā)送使能信號TE后，跳轉(zhuǎn)到開始發(fā)送狀態(tài)(202)，發(fā)送起始位，然后跳轉(zhuǎn)到數(shù)據(jù)移位發(fā)送狀態(tài)(203)依次從低位發(fā)送各個數(shù)據(jù)位，每次發(fā)送后跳轉(zhuǎn)到數(shù)據(jù)發(fā)送等待狀態(tài)(204)等待串口波特率所需要的時延長度，等待結束后若還有要發(fā)送的數(shù)據(jù)位則跳轉(zhuǎn)回數(shù)據(jù)移位發(fā)送狀態(tài)(203)繼續(xù)發(fā)送；若已發(fā)送完畢則跳轉(zhuǎn)到數(shù)據(jù)發(fā)送結束狀態(tài)(205)發(fā)送終止位，這時數(shù)據(jù)發(fā)送完畢標志信號Done經(jīng)過邏輯非門(9)轉(zhuǎn)換電平后并和發(fā)送命令信號SendCmd通過邏輯與門(8)作“與”操作，輸出結果送到發(fā)送完畢標志信號控制引腳TI，至此，并-串數(shù)據(jù)發(fā)送移位器(10)完成本次數(shù)據(jù)的發(fā)送，最后跳轉(zhuǎn)回發(fā)送器空閑狀態(tài)(201)等待下一次發(fā)送；

用硬件描術語言VHDL編寫程序，實現(xiàn)串-并數(shù)據(jù)接收移位器(11)對數(shù)據(jù)的接收：定義串-并數(shù)據(jù)接收移位器(11)的內(nèi)部復位信號Reset，內(nèi)部時鐘信號clock，1位串行數(shù)據(jù)接收緩存RxDi，8位接收數(shù)據(jù)緩存RxD_buf(7:0)，數(shù)據(jù)接收完畢標志信號Ready，并將1位串行數(shù)據(jù)接收緩存RxDi映射到串行數(shù)據(jù)接收引腳RxD，8位接收數(shù)據(jù)緩存RxD_buf(7:0)映射到用于傳輸接收數(shù)據(jù)的并行總線RDB，數(shù)據(jù)接收完畢標志信號Ready映射到數(shù)據(jù)接收完畢標志信號引腳RI上；串-并數(shù)據(jù)接收移位器(11)完成數(shù)據(jù)的接收，當有數(shù)據(jù)將要到達時，RxD發(fā)生電平翻轉(zhuǎn)一個脈沖RxD＝0，則跳轉(zhuǎn)到開始接收狀態(tài)(302)，在該狀態(tài)下接收起始位，如果在該狀態(tài)的下一時鐘內(nèi)，RxD又回到高電平RxD＝1的情況，則說明串口線上產(chǎn)生電平抖動，不會繼續(xù)接收，如果出現(xiàn)了?連續(xù)的低電平RxD＝0，確認有數(shù)據(jù)需要接收，并跳轉(zhuǎn)到數(shù)據(jù)接收等待狀態(tài)(303)等待采樣點，當采樣點時刻到來時跳轉(zhuǎn)到數(shù)據(jù)接收采樣狀態(tài)(304)對RxD進行采樣，并保存采樣結果，然后再次跳轉(zhuǎn)到數(shù)據(jù)接收等待狀態(tài)(303)等待下一次采樣，如果全部采樣結束，跳轉(zhuǎn)到數(shù)據(jù)接收結束狀態(tài)(305)，該狀態(tài)將接收結果輸出，并通過數(shù)據(jù)接收完畢標志信號Ready發(fā)送信號通知用戶接收完畢，至此，串-并數(shù)據(jù)接收移位器(11)完成本次數(shù)據(jù)的接收，然后跳轉(zhuǎn)回接收器空閑狀態(tài)(301)等待下一次數(shù)據(jù)接收；

最后對各個模塊信號進行連接：波特率自適應發(fā)生器(6)的內(nèi)部時鐘信號clock與信號轉(zhuǎn)換器(7)的內(nèi)部時鐘信號clock相連，波特率自適應發(fā)生器(6)的波特率時鐘輸出信號BaudClk與并-串數(shù)據(jù)發(fā)送移位器(10)的內(nèi)部時鐘信號clock、串-并數(shù)據(jù)接收移位器(11)的內(nèi)部時鐘信號clock相連，波特率自適應發(fā)生器(6)的復位輸出信號ResetOut與信號轉(zhuǎn)換器(7)的內(nèi)部復位信號Reset、并-串數(shù)據(jù)發(fā)送移位器(10)的內(nèi)部復位信號Reset、串-并數(shù)據(jù)接收移位器(11)的內(nèi)部復位信號Reset相連，波特率自適應發(fā)生器(6)的串行數(shù)據(jù)接收校準信號RxDip與串-并數(shù)據(jù)接收移位器(11)的1位串行數(shù)據(jù)接收緩存RxDi相連，信號轉(zhuǎn)換器(7)的輸出信號SigOut與并-串數(shù)據(jù)發(fā)送移位器(10)的發(fā)送命令信號SendCmd相連，并-串數(shù)據(jù)發(fā)送移位器(10)的數(shù)據(jù)發(fā)送完畢標志信號Done經(jīng)過邏輯非門(9)轉(zhuǎn)換電平后并與并-串數(shù)據(jù)發(fā)送移位器(10)的發(fā)送命令信號endCmd通過邏輯與門(8)輸出后連接到發(fā)送完畢標志信號控制引腳TI。?