[發(fā)明專利]基于FPGA的MVB模擬量輸入模塊

無效

• 申請(qǐng)?zhí)枺?/td>: 200910010133.6
• 申請(qǐng)日: 2009-01-16
• 公開（公告）號(hào): CN101478466A
• 公開（公告）日: 2009-07-08
• 發(fā)明（設(shè)計(jì)）人: 王鋒;劉瑞;陳玉飛
• 申請(qǐng)（專利權(quán)）人: 中國(guó)北車股份有限公司大連電力牽引研發(fā)中心
• 主分類號(hào): H04L12/40
• 分類號(hào): H04L12/40;H04L29/06
• 代理公司: 大連東方專利代理有限責(zé)任公司
• 代理人: 李洪福

技術(shù)領(lǐng)域

本發(fā)明涉及一種MVB模擬量輸入模塊，尤其涉及一種基于FPGA的MVB模擬量輸入模塊。

背景技術(shù)

MVB是將位于同一車輛，或固定重聯(lián)的不同車輛中的標(biāo)準(zhǔn)設(shè)備連接到列車通信網(wǎng)絡(luò)上的車輛總線。MVB采用主-從方式，介質(zhì)訪問由總線上唯一的主設(shè)備集中控制。主設(shè)備將總線的帶寬分為兩部分，即周期性的固定分配的部分(周期相)和按需分配的部分(偶發(fā)相)。周期相傳送過程數(shù)據(jù)，偶發(fā)相傳送消息數(shù)據(jù)。MVB中的設(shè)備按性能可以分為0類～5類共6種類型，其中，0類設(shè)備不具有數(shù)據(jù)通信能力，主要包括中繼器和總線耦合器等；1類設(shè)備具有過程數(shù)據(jù)性能和設(shè)備狀態(tài)響應(yīng)性能；2/3/4/5類設(shè)備除具有1類設(shè)備的性能外，還具有消息數(shù)據(jù)性能，其中4類和5類設(shè)備還具有總線管理能力，可以作為總線主。

模擬量輸入信號(hào)在MVB總線上是通過過程數(shù)據(jù)傳輸?shù)?，具有過程數(shù)據(jù)能力MVB設(shè)備為1類設(shè)備。傳統(tǒng)的MVB模擬量輸入模塊由如圖1所示的CPU1、MVB協(xié)議控制器2、AD采集電路3和MVB物理接口5組成，由于CPU中含有軟件，在列車通信網(wǎng)絡(luò)現(xiàn)場(chǎng)較大干擾環(huán)境下可靠性不如硬件電路，因此能夠由硬件完成的工作盡量不要用軟件做。

發(fā)明內(nèi)容

本發(fā)明針對(duì)上述課題的提出，而研制一種采用現(xiàn)場(chǎng)可編程門陣列(FPGA)將原來需要由CPU和MVB協(xié)議控制器完成的功能集中在FPGA中的MVB模擬量輸入模塊。本發(fā)明的采用的具體技術(shù)手段如下：

一種基于FPGA的MVB模擬量輸入模塊，包括AD采集電路和MVB物理接口，其特征在于還包括：內(nèi)部設(shè)有曼徹斯特編解碼單元、邏輯控制單元和AI控制單元的FPGA；

所述曼徹斯特編解碼單元用于將邏輯控制單元送來的數(shù)據(jù)轉(zhuǎn)換為曼徹斯特碼，或?qū)VB總線通過MVB物理接口輸入的曼徹斯特碼數(shù)據(jù)解碼為邏輯數(shù)據(jù)送給邏輯控制單元；

所述邏輯控制單元用于將AD采集電路傳送回來的數(shù)字信號(hào)通過曼徹斯特編解碼單元進(jìn)行編碼后通過MVB物理接口輸入到MVB總線上，或?qū)VB物理接口輸入的曼徹斯特碼數(shù)據(jù)解碼為邏輯數(shù)據(jù)進(jìn)行處理后；

所述AI控制單元用于控制AD采集電路啟停轉(zhuǎn)換；

所述AD采集電路將采集的信號(hào)傳送給FPGA進(jìn)行處理后，通過MVB物理接口傳送到MVB總線上。

還包括MVB地址配置器通過數(shù)據(jù)線連接到FPGA上為輸入模塊分配設(shè)備地址和邏輯地址；所述MVB地址配置器由編碼開關(guān)構(gòu)成。

同現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點(diǎn)是顯而易見的，該MVB模擬量輸入模塊符合IEC-61375的標(biāo)準(zhǔn)；FPGA是一種硬件芯片，其可靠性和穩(wěn)定性要遠(yuǎn)高于CPU軟件，另外將CPU和MVB協(xié)議控制器由一片F(xiàn)PGA完成，簡(jiǎn)化了電路結(jié)構(gòu)。由于其結(jié)構(gòu)簡(jiǎn)單和便于生產(chǎn)適于在機(jī)車領(lǐng)域廣泛推廣。

附圖說明

圖1為含CPU的MVB模擬量采集模塊電路結(jié)構(gòu)框圖；

圖2為本發(fā)明采用FPGA的MVB模擬量輸入模塊電路結(jié)構(gòu)框圖；

圖3為本發(fā)明實(shí)施例中邏輯控制單元的控制邏輯狀態(tài)圖。

圖中：1、CPU，2、MVB協(xié)議控制器，3、AD采集電路，5、MVB物理接口，6、FPGA，601、邏輯控制單元，602、曼徹斯特編解碼單元，603、AI控制單元，7、MVB地址配置器。

具體實(shí)施方式

如圖2所示一種基于FPGA的MVB模擬量輸入模塊是將模擬量信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，再將數(shù)字信號(hào)傳輸?shù)組VB總線上的裝置，由AD采集電路3、MVB物理接口5、MVB地址配置器7和內(nèi)部設(shè)有曼徹斯特編解碼單元602、邏輯控制單元601及AI控制單元603的FPGA?6構(gòu)成；其中所述曼徹斯特編解碼單元602既曼徹斯特編解碼器，由編碼器和解碼器兩部分組成，編碼器負(fù)責(zé)將邏輯控制單元601送來的數(shù)據(jù)轉(zhuǎn)換為曼徹斯特碼，并加上幀頭幀尾(MVB鏈路層數(shù)據(jù)以幀為基本單位，除幀頭幀尾外，MVB的數(shù)據(jù)幀全部為標(biāo)準(zhǔn)曼徹斯特碼。根據(jù)幀為主幀或從幀，幀頭有不同的編碼。MVB的幀尾為0.75BT+125nS的低電平)。解碼器監(jiān)測(cè)線路電平的下降沿并作為每一個(gè)幀的開始，判斷幀頭數(shù)據(jù)正確后，對(duì)其后的曼徹斯特碼數(shù)據(jù)進(jìn)行解碼，轉(zhuǎn)換為正常的邏輯數(shù)據(jù)，送給邏輯控制單元601。