[發明專利]可切換位解析度的模擬轉數字轉換器及其控制方法

有效

• 申請號: 200910007133.0
• 申請日: 2009-02-09
• 公開（公告）號: CN101800549A
• 公開（公告）日: 2010-08-11
• 發明（設計）人: 楊昭锜;彭士豪
• 申請（專利權）人: 義隆電子股份有限公司
• 主分類號: H03M1/12
• 分類號: H03M1/12
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 任默聞

技術領域

本發明有關一種包含連續逼近寄存器(Successive?Approximation?Register； SAR)的模擬轉數字轉換器(Analog?to?Digital?Converter；ADC)，特別是關于一種 可切換位解析度的模擬轉數字轉換器及其控制方法。

背景技術

圖1是已知SAR?ADC的方塊圖，包括取樣電路(Sample?and?Hold?Circuit； S/H)12、比較器14、數字轉模擬轉換器(Digital-to-Analog?Converter；DAC)18 以及連續逼近控制邏輯單元16，以二分搜索(Binary?Search)的方式對所取樣的 模擬輸入作連續逼近。

ADC?10的動作始于取樣階段(Sampling?Phase)，在取樣階段期間，取樣電 路12將模擬輸入V_in完整地取樣存取，接著，ADC?10進入位循環階段 (Bit-cycling?Phase)，決定數字碼輸出的轉換。圖2以一3位(bit)的SAR?ADC 為例，配合圖1說明二分搜索如何完成連續逼近。在位循環階段開始時，連 續逼近控制邏輯單元16先將輸入DAC?18的最高(第一)位(Most-significant?Bit； MSB)B₂設定為1(邏輯高準位)，第二及第三位B₁、B₀為0(邏輯低準位)，使 DAC?18的類比輸出VDAC為Vref/2，此時將類比輸出VDAC與模擬輸入V_in作比較，類比輸出VDAC小于模擬輸入V_in，比較器輸出為0，連續逼近控制 邏輯單元16決定第一位B₂的值為1；接著，連續逼近控制邏輯單元16維持 第一位B₂為1，將第二位B₁由0設為1，第三位B₀仍設為0，此時類比輸出 VDAC為(Vref/2)+(Vref/4)，大于模擬輸入V_in，比較器14輸出結果為1，第二 位B₁被決定為0；最后，連續逼近控制邏輯單元16將第三位B₀設為1，此時 類比輸出VDAC為(Vref/2)+(Vref/8)，小于模擬輸入V_in，比較器14輸出結果 為0，決定第三位B₀為1，轉換模擬輸入的電位值V_in產生的對應數字碼輸出 B_out為101，結束位循環階段。

圖3為已知12-bit的ADC示意圖，通常內建在微控制器中，取樣及DAC 電路22是以電容陣列組成的電容式數字轉模擬轉換器(CDAC)實現，提供取 樣以及數字轉模擬的功能，連續逼近控制邏輯單元20以信號DA[11:0]控制取 樣及DAC電路22中的開關SW11～SW0。圖3的每一開關SW11～SW0實際上 是以兩個開關實現的，參照圖4，例如開關SW11由開關SW11A和開關SW11B 組成，皆由信號DA[11]控制，當DA[11]＝0時，開關SW11A關上而開關SW11B 開路，反之當DA[11]＝1時，開關SW11A開路而開關SW11B關上，換言之， 取樣及DAC電路22中的各個電容不是連接至Vref+就是連接至Vrn，Vrn在 取樣階段時連接至模擬輸入Vin，在位循環階段時則連接至Vref-。在這種架 構下，當要以12-bit的ADC做較低解析度轉換時，雖然將電路內節點電位充 放到位的準確度要求降為8-bit解析度可減少些許時間，但12-bit的電容陣列 總電容值仍是固定的(C_TOTAL＝2^NC，N＝12)，轉換時的充放電時間仍受此一大電 容限制，例如電動自行車對ADC解析度的需求僅為8-bit，但要求高轉換速度， 目前的內建ADC便難以滿足此類需求。

美國專利第7265708號提出一種重組排列ADC內部電容陣列的電容，以 獲得期望的電容值來達成所需的解析度的方法，但這種方法的電路控制甚為 復雜，需付出較大的晶片面積，成本也相應提高。

發明內容

本發明的目的之一，在于提出一種可切換位解析度的模擬轉數字轉換器。

本發明的目的之一，在于提出一種可切換位解析度的模擬轉數字轉換器 的控制方法。