[發明專利]信息處理單元、程序和指令序列生成方法

無效

• 申請號: 200910006039.3
• 申請日: 2009-01-22
• 公開（公告）號: CN101539853A
• 公開（公告）日: 2009-09-23
• 發明（設計）人: 大河原英喜;原口正壽
• 申請（專利權）人: 富士通株式會社
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 朱 勝;苗迎華

技術領域

這里所討論的實施例是適合于在信息處理單元中執行的預取過程中使用的技術。?

背景技術

按照常規，計算機在中央處理單元(CPU)與主存儲裝置之間至少具有一層高速緩存存儲器，以隱藏主存儲裝置的存取等待時間并提高不充分的吞吐量。?

存儲器系統的性能改進速度較CPU的速度/性能增強而言是低的，因此在近年來變得越來越有必要提高高速緩存存儲器的命中率并隱藏高速緩存未命中等待時間。?

作為應對這些問題的一種解決手段，使用了預取(prefetch)技術，以將預期在不遠的將來使用的數據提前讀取到高速緩存存儲器中。?

預取的實現方法可以大致地劃分成兩種方法：通過軟件的軟件預取和通過硬件的硬件預取。?

在軟件預取中，編譯器或者編程器通過預先將預取指令顯式地插入到指令序列中來執行預取。?

另一方面，在硬件預取中，既往地址模式(address?pattern)如存儲器存取地址和高速緩存器未命中地址存儲于預取地址隊列中，而當根據既往地址模式來執行連續存儲器存取時，預取預期地址。?

按照常規，關于硬件預取，已知一種用以確定用于預取的跨值(stride?value)的技術和一種與用以從存儲器預取指令以便存儲于高速緩存中的指令高速緩存裝置有關的技術(參見例如PCT申請第2006-510082號的公布日文翻譯和日本專利申請公開第HEI?11-306028號)。?

在常規軟件預取中，預取指令被預先插入到指令序列中，這導致靈活的控制。然而，對于軟件預取而言難以根據動態行為如高速緩存未命中的?發生和地址計算結果來插入必要的預取指令。?

另外，軟件預取有實際上插入不必要的冗余預取指令的問題，因為對于軟件預取而言，難以在執行預取的高速緩存行單元中插入必要的最小單個預取指令，這導致預取指令頻繁插入到所有高速緩存行中。?

另一方面，在常規硬件預取中，如果同時發生超過可以作為地址模式在預取地址隊列中記錄的條目的數目的多個連續存取序列，則基于LRU(最近最少使用)控制、用與連續存取有關的新地址模式來覆寫現有條目。?

然而，由于多個連續存取序列同時發生，因此可能在多個序列之間發生覆寫，這產生以下問題：不能檢測到連續存取，使得未生成硬件預取。?

例如，圖10示出了在預取地址隊列100中保存的預取地址模式通過常規LRU控制的變化。預取地址隊列100具有條目0至3這四個條目，并且可以記錄四個地址模式。?

圖10還示出了當五個不同序列(這里為存儲器地址A至E)的存儲器存取同時發生時預取地址隊列100的地址模式變化。這里，圖10中的豎直方向示出了時間。?

首先，在時間t1至t4相繼地登記序列A至D的地址模式。這里，作為一般的硬件預取機制，在存取地址之后的高速緩存行地址A+1至D+1被分別登記在預取地址隊列的條目0至3作為地址模式。?

也就是說，根據序列A的存取在時間t1的發生，在條目0登記地址模式A+1。另外，根據序列B的存取在時間t2的發生，在條目1登記地址模式B+1。另外，根據序列C的存取在時間t3的發生，在條目2登記地址模式C+1。然后，根據序列D的存取在時間t4的發生，在條目3登記地址模式D+1。?

因而，使用了預取地址隊列100的所有條目0至3。?

當連續存取進一步進行并且在時間t5發生后續序列E的存取時，通過LRU控制來覆寫最舊條目0的地址模式A+1，以在條目0登記地址模式E+1。?

然后，當在時間t6發生序列A的連續存取時，已經通過在時間t5進行覆寫而刪除了在條目0的在時間t4以前登記的地址模式A+1。因此，即使在該時間點發生序列A的連續存取，也不能發出序列A的預取請求。?

然后在時間點，利用地址模式A+2來執行條目1的地址模式B+1的?覆寫處理。?

此后，如圖10中所示，與序列A相似，即使在時間t7至t9發生序列B至D的連續存取，也不能發出序列B至D的預取請求。?

根據常規LRU控制，如以上所述，如果同時發生比預取地址隊列100的條目數目更多的序列的存取，則在預取地址隊列100中相互覆寫相應序列的地址模式。結果引起不能發出預取請求的問題。?

另外，硬件預取根據實施為電路的算法來操作，因此執行預取的定時和提前多遠距離來預取地址是固定的，這導致不如軟件預取那么靈活的控制。?