[發明專利]控制幀存儲器的方法、存儲器控制電路以及圖像處理裝置

有效

• 申請號: 200910005455.1
• 申請日: 2009-01-19
• 公開（公告）號: CN101488337A
• 公開（公告）日: 2009-07-22
• 發明（設計）人: 佐藤慎佑
• 申請（專利權）人: 川崎微電子股份有限公司
• 主分類號: G09G5/36
• 分類號: G09G5/36;G09G5/39;G09G3/36
• 代理公司: 中原信達知識產權代理有限責任公司
• 代理人: 孫志湧;穆德駿

技術領域

本發明涉及控制幀存儲器的方法、控制幀存儲器的存儲器控制電 路以及合并了該存儲器控制電路的圖像處理裝置。具體地，本發明涉 及在開始輸出從幀存儲器讀取的數據之前具有縮短的延遲時間的控制 幀存儲器的方法、存儲器控制電路和圖像處理裝置。

背景技術

已知諸如液晶顯示裝置的圖像處理裝置，其包括用于控制幀存儲 器的存儲器控制電路。圖像處理裝置基于代表組成幀的像素的值的數 據來執行圖像處理。在圖像處理裝置中，按幀的順序接收代表組成多 個幀的像素的值的數據。接收組成下一個(第N+1個)幀的數據(當 前數據)并將其寫入到幀存儲器，并且同時從幀存儲器讀取先前寫入 到幀存儲器的組成先前(第N個)幀的數據(過去數據)。通過比較過 去數據和當前數據來執行處理(圖像處理)，并輸出反映處理結果的 數據。

要被寫入到幀存儲器的數據量很大。因此，有利地將便宜并具有 較大存儲容量的DRAM(動態隨機存取存儲器)，諸如SDRAM(同步 動態隨機存取存儲器)，用作為幀存儲器。SDRAM具有由行和列地址 來定義的地址空間。SDRAM是需要在預定時間間隔內進行刷新的動態 型隨機存取存儲器。

當開始對SDRAM進行數據存取時，需要指定行地址，并需要在指 定行地址之后逝去預定時段后進一步指定列地址。每次在預定量的數 據被存取之后，都需要重復指定行和列地址。另一方面，在諸如液晶 顯示裝置的圖像處理裝置中，必須連續輸出數據。因此，例如如在美 國專利No.7023413中所示，組成圖像處理裝置的存儲器控制電路包括 在SDRAM的輸入側和輸出側的FIFO(先入先出存儲器)。

圖8示出傳統的存儲器控制電路的示例性結構。

圖8中所示的存儲器控制電路100包括寫FIFO?102、SDRAM控制器 103和讀FIFO?104。存儲器控制電路100對將數據寫入到SDRAM?110和 從其讀取數據進行控制。在幀內的線時段期間，在存儲器控制電路100 的控制之下，執行對代表組成線的像素的值的過去數據的讀取和對代 表組成線的像素的值的當前數據的寫入。實踐中，在線的開始半個時 段中，讀取先前存儲在SDRAM?110中的過去數據PD，并通過讀FIFO 104輸出。另外，在線的后半個時段中，將通過寫FIFO?102接收的當前 數據CD寫入到SDRAM?110中。將參照圖9來做出進一步的詳細解釋。

圖9是時序圖，示出到如圖8中所示的SDRAM?110以及寫FIFO?102 和讀FIFO?104的存儲器控制電路的寫和讀存取時序。

圖9示出垂直同步信號VSYNC、讀數據使能信號RDE、寫數據使 能信號WDE的波形。在讀數據使能信號RDE和寫數據使能信號WDE處 于‘H’電平的每個時段中，組成幀的線中的一條的像素的數據被輸入 到存儲器控制電路100。圖9還示出從SDRAM?110讀取過去數據并將所 讀取的數據寫入到讀FIFO?104的時段(過去數據讀取)，以及從讀FIFO 104讀取過去數據并從存儲器控制電路100輸出所讀取的數據的時段 (過去數據輸出)。圖9進一步示出將當前數據輸入到存儲器控制電路 100并將輸入數據寫入到寫FIFO?102的時段(當前數據輸入)，以及從 寫FIFO?102讀取當前數據并將所讀取的數據寫入到SDRAM?110的時段 (當前數據寫入)。

首先，輸入指示幀間分割的垂直同步信號VSYNC。然后，讀數據 使能信號RDE從‘L’電平改變為‘H’電平。結果是，開始讀取先前 存儲在SDRAM?110中的過去數據PD。將從SDRAM?110讀取的過去數據 PD寫入到讀FIFO?104。隨后，讀取寫入到FIFO的過去數據，并從存儲 器控制電路輸出該過去數據。另一方面，將輸入到存儲器控制電路的 當前數據CD寫入到寫FIFO?102。然后，在完成從SDRAM?110讀取過去 數據之后，從寫FIFO?102讀取當前數據CD并將其寫入到SDRAM?110。