[發(fā)明專利]存儲電路及用于存儲電路的追蹤電路

有效

• 申請?zhí)枺?/td>: 200910000906.2
• 申請日: 2009-01-21
• 公開（公告）號: CN101740095A
• 公開（公告）日: 2010-06-16
• 發(fā)明（設計）人: 王嘉維
• 申請（專利權）人: 聯(lián)發(fā)科技股份有限公司
• 主分類號: G11C7/06
• 分類號: G11C7/06
• 代理公司: 北京萬慧達知識產權代理有限公司 11111
• 代理人: 葛強;張一軍

技術領域

本發(fā)明是有關于一種存儲電路，更具體地，是關于使用感測放大 器(sense?amplifiers)的存儲電路。

背景技術

存儲電路包含儲存多個數(shù)據(jù)位的存儲單元，當讀取存儲單元時， 存儲電路的控制電路使能耦接于存儲單元陣列的字線(Word?Line， WL)，并由該字線觸發(fā)的存儲單元陣列讀取數(shù)據(jù)位至位線(bit?line)。然 而，存儲單元陣列(memory?cell?array)驅動存儲電路的輸出電壓的能力 較差，因此，使用感測放大器(sense?amplifier)來偵測于位線上讀取的 數(shù)據(jù)位，并根據(jù)讀取的數(shù)據(jù)位產生輸出信號。

請參閱圖1，圖示為存儲電路的字線WL，位線BL以及第一使能 信號SAE的電壓變化示意圖。首先控制電路于t₀時刻提升字線WL的 電壓至高電平，以啟動存儲單元陣列的讀取。然后，存儲單元陣列輸 出數(shù)據(jù)位至位線B?L。當讀取的數(shù)據(jù)位為“1”時，位線BL的電壓維持 在高電平102。當讀取的數(shù)據(jù)位為“0”時，存儲單元陣列降低位線BL 的電壓至低電平，如標示104所示。高電平102與降電平的差值M作 為讀取裕量(read?margin)，亦稱感測裕量(sensing?margin)。

如果t₀時刻與t₁時刻之間的延遲時間T_D不夠長，則讀取裕量M 有可能小于感測放大器的分辨率(resolution)，然后感測放大器會將輸 出數(shù)據(jù)位“0”錯誤地識別為數(shù)據(jù)位“1”，從而導致存儲電路讀取錯誤。 當延長延遲時間T_D來增加讀取裕量M，以保證感測放大器數(shù)據(jù)偵測的 準確度時，便增加了存儲電路的存取時間。因此，必須適當決定延遲 時間和讀取裕量。

請參閱圖2，圖示為感測放大器220于存儲電路200中的電路示 意圖。感測放大器220包含兩個PMOS晶體管228和230，以及三個 NMOS晶體管222，224和226。在字線被使能前，預充電荷信號PRE 導通晶體管202和204，以使節(jié)點206和208的電壓充電至高電壓V_DD。 然后，字線被使能以觸發(fā)存儲單元陣列來輸出數(shù)據(jù)至位線BL和位線 列(bit?line?bar)BLB。之后，信號pgB導通晶體管212和214以將位線 BL和位線列BLB上的數(shù)據(jù)輸入至節(jié)點206和208。然后，第一使能 信號SAE被使能以導通NMOS晶體管226，從而使能感測放大器220 以偵測節(jié)點206與208的數(shù)據(jù)位。

請參閱圖3A，圖示為感測放大器的偏置電壓(offset?voltage)的概 率分布，以及在較高供應電壓1.2V之下的存儲單元電流影響的位線的 電壓的概率分布。圖中實線P_sa所示為感測放大器的偏置電壓的概率 分布，虛線P_cell所示為受存儲單元電流影響的位線的電壓的概率分 布。兩概率分布的重疊部分將導致感測放大器的讀取錯誤。若兩概率 分布具有重疊部分，則重疊部分表示存儲單元陣列的單元電流已產生 位線電壓，而感測放大器無法偵測得到位線電壓，從而導致感測放大 器讀取錯誤。換言之，讀取錯誤的出現(xiàn)概率等于圖3A所示兩概率分 布函數(shù)的卷積。

當供應至存儲電路的電壓源V_DD的電壓降低時，存儲電路的存儲 單元產生的單元電流減小，從而減小位線的讀取裕量，并對感測放大 器產生的輸出數(shù)據(jù)的準確度產生負面影響。請參閱圖3B，圖中實線 P_sa和虛線P_cell分別為感測放大器的偏置電壓的概率分布以及在較 低供應電壓0.72V之下的存儲單元電流影響的位線的電壓的概率分 布。圖3B所示兩概率分布的重疊部分較圖3A所示擴大了。由于讀取 錯誤的出現(xiàn)概率等于兩概率分布函數(shù)的卷積，所以，圖3B中讀取錯 誤的出現(xiàn)概率因供應電壓電平的降低而增加。因此，當供應至存儲電 路的電壓源的電壓電平降低時，感測放大器可偵測錯誤數(shù)據(jù)位，從而 產生錯誤輸出信號。