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[發明專利]用于保護高速接口的阻抗補償ESD電路及使用其的方法無效

專利信息
申請號: 200880120460.0 申請日: 2008-12-10
公開(公告)號: CN101897095A 公開(公告)日: 2010-11-24
發明(設計)人: J·C·鄧尼胡;R·基蒙托 申請(專利權)人: 加利福尼亞微型裝置公司
主分類號: H02H9/00 分類號: H02H9/00
代理公司: 中國國際貿易促進委員會專利商標事務所 11038 代理人: 葉勇
地址: 美國加*** 國省代碼: 美國;US
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摘要:
搜索關鍵詞: 用于 保護 高速 接口 阻抗 補償 esd 電路 使用 方法
【說明書】:

發明要求享有2007年12月11日提交的美國臨時申請NO.61/007,298,名稱為“Impedance?Compensated?ESD?Protection?For?High-Speed?Interfaces”的優先權,該申請特別地通過引用并入本文。

技術領域

本發明涉及一種用于保護高速接口的阻抗補償ESD電路及使用其的方法。

背景技術

許多公司目前都有配置有多個高速I/O界面的電子系統處于開發中。這些系統和接口必須滿足多個工業標準信號完整規范,例如,以HDMI標準為例,有HDMI一致性規范。此外,還有工業廣泛的ESD/EOS(電過載)耐久等級。許多這些系統的目標信號完整需求確保系統可通過BERT測試、眼圖波罩或被動式TDR傳輸線分析的互操作性。

圖1示出了執行ESD/EOS保護的傳統系統的一個簡化的例子。注意,下面示出的系統可使用典型的分路型ESD鉗位或串聯型ESD保護,其中信號從一側進入并從另一側幾何相同地出去。這些高速應用的目的是包括ESD保護而不沿著從連接器(P1)至接收機或發射機ASIC(DUP)的傳輸線插入明顯的阻抗不連續。

傳統系統具有保護下的器件(DUP)和測試下的器件(DUT),其中具有ESD產品使DUT與DUP并聯的“分路機構”。在具有二極管的傳統ESD結構中,一端連接到信號線且另一端接地。所以,在這樣的結構中,該ESD二極管總是與DUP并聯。在這些現有器件中,例如來自CMD的CM1213,DUT的串聯寄生電阻和電感工作為排斥從DUP引走ESD電流,且并聯寄生電容在感興趣的頻段中產生阻抗不連續。

在傳統的DUT中,芯片鍵合線和其它寄生電感在高頻和快速脈沖邊緣率(fast?pulse?edge?rates)(即,在ESD事件中)時表現出高阻抗。從DUP中引走的電流量被鍵合線和這些寄生元件所阻礙。結果,DUP仍在很大程度上直接暴露于ESD的威脅下,如下所示。

在波段中,ESD鉗位電路的寄生電容性負載,此處示為C(PAR)可降低從連接器至ASIC(DUP)的位于ESD?DUT附近的傳輸線的阻抗。為抵消這個,標準做法是調整(典型地為增加)在DUT附近的傳輸線的特征阻抗以抵消(典型地為降低)這個ESD?DUT布置的阻抗不連續。

發明內容

本發明的一個目的是提供一種集成的ESD/EOS保護的解決方案,其簡化用于信號的完整一致性的系統PCB設計。

作為提供該解決方案的一部分,也期望實現改進的ESD/EOS保護和改進的PCB布線。

附圖說明

本發明的這些和其它方面和特征,在下面結合附圖參考描述的本發明的具體實施例的基礎上,將為本領域普通技術人員所知,其中:

圖1示出傳統的并聯ESD連接;

圖2示出一種根據本發明的實施例的串聯ESD連接;

圖3a-b分別示出一種傳統的ESD下方連接和一種根據本發明的穿通ESD連接;

圖4示出一種本發明使用二極管的具體實施。

圖5示出一種根據本發明的差分對實施。

圖6示出了頻譜圖,其示出根據本發明的流通(flow-through)方式的優勢。

圖7示出一種根據本發明使用圖4的電路的具體實施。

具體實施方式

在根據本發明的系統中,如圖2所示,DUT與DUP串聯。結果,ESD事件在到達DUP之前必須經過DUT。進一步,寄生串聯電感和電阻與DUT一起工作,以減小進入DUP的電流。

由此“流通”拓撲,可在感興趣的頻段下在ESD?DUT封裝中完全地執行上述的預補償,這樣減小系統PCB中的“調節”(tuning)的需要。這有利于PCB設計的簡化和上市時間的減少。盡管DUP和EMI濾波器件的串聯是公知的,但該EMI濾波器件用于在高頻區域過濾掉不需要的信號。相反,采用本發明的DUT,高頻信號無衰變地通過。

根據本發明的DUT,如圖2中所示的信號通道執行,可更普通地描述為并入如下所示的串聯“T-網絡”中的分路型ESD鉗位。為了術語的清楚,雙向I/O線朝向連接器被標識為“OUT”(出),并且朝向ASIC(DUP)被標識為“IN”(入)。這種“單端”鉗位的物理實現如圖3b所示,其中,如所示,不允許信號從ESD器件下通過(如圖3a所示)而是信號穿過ESD器件,如所示,信號PCB跡線不是單線。如所示,結果,在ESD器件的任一側上的鍵合線自身為“L(PAR)”,如上面的圖所示。

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