[發明專利]用于形成雙金屬柵極結構的方法有效
| 申請號: | 200880022833.0 | 申請日: | 2008-05-20 |
| 公開(公告)號: | CN101689509A | 公開(公告)日: | 2010-03-31 |
| 發明(設計)人: | G·V·卡爾維;C·卡帕索;斯里坎斯·B.·薩馬弗達姆;詹姆斯·K.·謝弗;W·J·泰勒 | 申請(專利權)人: | 飛思卡爾半導體公司 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L29/78 |
| 代理公司: | 中國國際貿易促進委員會專利商標事務所 | 代理人: | 屠長存 |
| 地址: | 美國得*** | 國省代碼: | 美國;US |
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| 摘要: | |||
| 搜索關鍵詞: | 用于 形成 雙金屬 柵極 結構 方法 | ||
技術領域
本公開一般涉及半導體處理,并且更具體地,涉及用于形成雙金屬柵極結構的方法。
背景技術
在半導體處理領域中,隨著柵極電介質厚度不斷下降,多晶硅柵極結構的使用變得越來越不可行。當半導體處理不使用二氧化硅作為柵極電介質以利于電介質具有高介電常數(也稱為高k電介質)時,多晶硅柵極變得更成問題。克服由多晶硅柵極引入的一些問題的一種方案是使用金屬柵極。在雙金屬柵極工藝中,第一金屬用于形成PMOS(p溝道金屬氧化物半導體)器件的柵極,第二不同金屬用于形成NMOS(n溝道MOS)器件。通過使用不同的金屬,可以針對每種類型的器件優化功函數。然而,在傳統的雙金屬柵極集成(integration)中,一些處理步驟,如金屬蝕刻和硬掩模去除,可能損傷雙金屬柵極結構的高k柵極電介質,從而降低器件性能。
附圖說明
通過示例的方式說明本發明,并且本發明不受附圖的限制,在附圖中同樣的附圖標記表示類似的要素。出于簡明和清晰的目的,示出圖中的要素,并且所述要素不一定按比例繪出。
圖1示出根據一個實施例在半導體層上具有溝道區層的半導體結構的截面圖。
圖2示出根據一個實施例在半導體層上和溝道區層上形成保護層并且在保護層上形成圖案化掩模層之后的圖1的半導體結構的截面圖。
圖3示出根據一個實施例在去除保護層的暴露部分之后的圖2的半導體結構的截面圖。
圖4示出根據一個實施例在去除在圖2中形成的圖案化掩模層之后的圖3的半導體結構的截面圖。
圖5示出根據一個實施例在半導體層和保護層上形成柵極電介質層、在電介質層上形成柵極電極層、在柵極電極層上形成導電層以及在導電層上形成圖案化掩模層之后的圖4的半導體結構的截面圖。
圖6示出根據一個實施例在使用在圖5中形成的圖案化掩模層圖案化在圖5中形成的柵極電介質層、柵極電極層和導電層之后的圖5的半導體結構的截面圖。
圖7示出根據一個實施例在去除在圖5中形成的圖案化掩模層之后的圖6的半導體結構的截面圖。
圖8示出根據一個實施例在去除保護層之后的圖7的半導體結構的截面圖。
圖9示出根據一個實施例在導電層和溝道區層上形成柵極電介質層、在柵極電介質層上形成柵極電極層、在柵極電極層上形成導電層以及在柵極電極層上形成圖案化掩模層之后的圖8的半導體結構的截面圖。
圖10示出根據一個實施例在去除在圖9中形成的導電層、柵極電極層和柵極電介質層的一部分之后的圖9的半導體結構的截面圖。
圖11示出根據一個實施例在去除在圖9中形成的圖案化掩模層之后并且在導電層上形成柵極加厚層和在柵極加厚層上形成圖案化掩模層之后的圖10的半導體結構的截面圖。
圖12示出根據一個實施例在形成兩個柵極堆疊之后的圖11的半導體結構的截面圖。
圖13示出根據一個實施例在形成具有圖12的柵極堆疊的基本完整的半導體器件之后的圖12的半導體結構的截面圖。
具體實施方式
第一金屬柵極用于NMOS器件并且第二不同金屬柵極用于PMOS器件的雙金屬柵極集成可以用于解決與多晶硅柵極相關的問題,并且使得能夠針對每種器件優化功函數。此外,通過對PMOS器件和NMOS器件的溝道區使用不同材料可以進一步提高所述器件的性能。例如,當在一種半導體材料(例如硅)中形成NMOS器件的溝道區時,該器件可能表現得很好,而當在不同的半導體材料(例如硅鍺)中形成PMOS器件的溝道區時,該器件可能表現得更好。因此,下面描述的一個實施例包括雙金屬集成,其還考慮到NMOS器件和PMOS器件的不同類型溝道區。
圖1示出具有半導體襯底12的半導體結構10。半導體襯底12包括埋入氧化物層14和埋入氧化物層14上的半導體層13。半導體層13包括將用于形成NMOS器件的NMOS阱區16和將用于形成PMOS器件的PMOS阱區18。半導體層13還包括隔離區20、22和24以隔離不同的阱區。注意,每個阱區,例如阱區16和18,可以用于形成任意數量的器件。在所示出的實施例中,半導體襯底被示為半導體層13覆蓋埋入氧化物層14的絕緣體上半導體(SOI)襯底。然而,在可選實施例中,襯底12可以是不存在埋入氧化物層14的體半導體襯底。半導體層13可以包括任何半導體材料。在一個實施例中,半導體層13是硅層。
半導體層13包括在其中將形成一個或多個NMOS器件的NMOS器件區30和在其中將形成一個或多個PMOS器件的PMOS器件區32。注意,NMOS器件區30可以包括任意數量的NMOS阱區,如NMOS阱區16,并且PMOS器件區32可以包括任意數量的PMOS阱區,如PMOS阱區18。
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H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





