[發明專利]包含晶體管跳通保護的電平移位器電路

有效

• 申請號: 200880018315.1
• 申請日: 2008-03-31
• 公開（公告）號: CN101682328A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: 泰勒·J·索普;盧卡·G·法索利
• 申請（專利權）人: 桑迪士克3D有限責任公司
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 北京市柳沈律師事務所
• 代理人: 黃小臨

技術領域

本發明涉及用于響應于低電壓范圍(domain)輸入信號產生高電壓范圍 輸出信號的電平移位電路。

背景技術

電平移位電路通常用于將信號從低電壓范圍轉換到高電壓范圍。例如， 邏輯信號可以通過由諸如VDD(例如1.5伏)之類的低電壓電源電壓供電的 電路而產生，因此一般具有與VDD和地對應的輸出電平。然而，諸如可編程 存儲器器件之類的許多電路對于內部信號在編程和擦除模式中利用比讀取模 式更高的電壓。通常，這種器件使用3-10伏或更高的內部電源電壓，這可稱 為VPP。從而，有用的是，產生這些低電平邏輯信號的電平移位的“版本” 以在各種切換電路節點處、尤其是在操作的編程和擦除模式期間，提供適當 的電壓，其中這些電平移位的信號具有VPP和地的輸出電平。

隨著半導體器件變得更小，可以安全地施加在各種器件上的電壓降低了。 例如，可以安全施加在從非導電N溝道MOSFET晶體管(即“截止”NMOS 晶體管)的漏極到源極端的最大電壓經常已知為擊穿(breakdown)電壓。然 而，當這樣的晶體管導電時，可以安全施加在從漏極到源極端的最大電壓通 常是低于擊穿電壓的電壓。這樣的電壓被稱之為“跳通(snap-back)”電壓， 這是對于在經歷這樣的條件時晶體管I-V曲線的外觀來命名的。

與跳通有關的問題(concern)通常限制在電平移位電路中可實現的操作 電壓，并可能在這種電平移位電路中引起顯著的與可靠性有關的問題。由于 困在氧化物和表面勢阱(surface?trap)中的電子的磁化率(susceptibility)比 約束的空穴的磁化系數更高，因此跳通問題在NMOS器件中比在PMOS器件 中更成問題。跳通可以導致器件的災難性故障，并由此導致含有這種器件的 電路的故障。從而，跳通問題更可能出現在用于對高電壓節點放電的子電路 中，比如電平移位器電路的輸出節點。

現在參考圖1，示出了跳通保護電平移位器100。在節點102處傳送邏輯 信號DIN，并且該邏輯信號DIN是電平移位器100的輸入信號。該輸入信號 不需要對應于“數據”信號，而是可以是任意的邏輯信號，比如地址信號、 解碼的或預解碼的地址信號、控制信號或通常具有作為其信號電平的低電壓 范圍的兩個邏輯狀態之一的任意其他邏輯信號。反相器103、105、107、108 和109都屬于該低電壓范圍(domain)，由VDD(節點143)和地(節點140) 供電，因此在節點104、106、128和129處產生的信號每個是“VDD-電平” 信號(即具有VDD的高電平和地的“低”電平)。這些低電壓反相器103、 105、107、108和109采用具有300-600mV的典型閾值電壓(V_T)的低電壓 晶體管實現，并且這些器件不適合與高電壓節點連接。

在節點145處傳送第二電源VPP。這種電源可以從外部電源提供，或者 可以在整個電路(例如閃存器件或其他可編程存儲器器件)內部產生。此外， 在VPP節點145處傳送的電壓可以取決于操作的模式而變化。例如，讀取模 式中的VPP電壓的幅值可以比寫入、編程或擦除模式中低很多(例如3伏)。 對于以下描述，我們將假設VPP電壓是高電壓(例如10伏，比如用于編程 模式)，遠在對于典型NMOS晶體管的跳通電壓之上。

互補的XQ、Q輸出節點114、115通過交叉耦接的PMOS晶體管120、 121耦接到VPP，并通過匹配放電電路耦接到地。通過如下所述的原生晶體 管(native?transistor)122、130、132和反相器103內的輸出下拉晶體管對XQ 輸出節點114放電。類似地，通過原生晶體管123、131、133和反相器105 內的輸出下拉晶體管對Q輸出節點115放電。這種原生晶體管一般具有接近 0伏的閾值電壓。

高電壓NMOS器件可在半導體工藝中得到。然而，對于10伏操作的適 當高電壓器件很可能需要足夠高的閾值電壓(例如VT＝600-1200mV)，使得 在其柵極處的VDD電平信號(例如低到1.2伏)即使真的能夠在這樣的器件 上導通也是勉強導通。