[發明專利]用于在存儲器陣列中減少泄漏電流的方法及設備

在審

• 申請號: 200880016350.X
• 申請日: 2008-05-16
• 公開（公告）號: CN101681671A
• 公開（公告）日: 2010-03-24
• 發明（設計）人: 鄭昌鎬;陳楠;陳志勤
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G11C7/12
• 分類號: G11C7/12;G11C11/4094
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 劉國偉

技術領域

本發明大體上涉及電子器件，且更具體地說，涉及用于在存儲器陣列中減少泄漏電流的技術。

背景技術

集成電路(IC)制造技術持續地改進，且因而，晶體管的尺寸持續縮小。這使得較多晶體管及較多復雜電路能夠被制造于IC裸片上，或替代地，較小裸片能夠用于給定電路。較小晶體管尺寸還支持較快操作速度且提供其它利益。

對于廣泛用于數字電路及一些模擬電路的互補金屬氧化物半導體(CMOS)技術來說，縮小晶體管尺寸的主要問題是泄漏電流。較小晶體管幾何形狀導致較高電場(E場)，其向晶體管施加應力且造成氧化物分解。為了降低E場，常常針對較小幾何形狀的晶體管使用較低電源電壓。遺憾的是，較低電源電壓還增加晶體管的延遲，這對于高速度電路來說是不合需要的。為了減少延遲且改進操作速度，降低晶體管的閾值電壓(Vt)。閾值電壓是晶體管接通所在的電壓。然而，較低閾值電壓及較小晶體管幾何形狀導致較高泄漏電流，所述泄漏電流是在晶體管被切斷時穿過所述晶體管的電流。

隨著CMOS技術按比例變小，泄漏電流越來越成問題。這是因為泄漏電流相對于晶體管尺寸的減小以高比率增加。此外，泄漏電流是例如蜂窩式電話、個人數字助理(PDA)、膝上型計算機等便攜式裝置的主要問題。泄漏電流消耗電池電力且減少使用電池的便攜式裝置的待機時間。

在不犧牲過多性能的情況下減少泄漏電流是CMOS設計的主要挑戰，尤其是隨著IC技術按比例變小。泄漏電流減少對于通常在許多電子裝置中使用的存儲器陣列來說是尤其具挑戰性的。存儲器陣列具有許多行及許多列存儲器單元以存儲數據且可能具有許多泄漏電流路徑。應處理每一泄漏電流路徑以便實現存儲器陣列的低泄漏電流。

發明內容

本文描述用于在存儲器陣列中減少泄漏電流的技術。存儲器陣列包含多行及多列存儲器單元。位線耦合到所述列存儲器單元，且字線耦合到所述行存儲器單元。位線在存儲器陣列的休眠模式期間具有與電源斷開的路徑且浮動。可通過切斷耦合于電源與位線之間的所有晶體管而使位線浮動。

位線可耦合到：(i)用以在每一讀取或寫入操作之前將位線預充電為邏輯高的預充電電路；(ii)用以將所述位線耦合到讀出放大器以用于讀取操作的通過晶體管；以及(iii)用以驅動所述位線以用于寫入操作的驅動器中的上拉晶體管。預充電電路、通過晶體管及上拉晶體管可全部在休眠模式期間被切斷。字線可在休眠模式期間被設定為預定邏輯電平以使存儲器單元與位線斷開。例如，如果不需要由存儲器單元進行數據保持，則可在休眠模式期間經由至少一個前端開關使存儲器單元與電源斷開。

在下文進一步詳細描述本發明的各種方面及特征。

附圖說明

圖1展示存儲器裝置的框圖。

圖2及圖3展示存儲器陣列及輸入/輸出(I/O)電路的兩個設計的示意圖。

圖4展示字線驅動器的示意圖。

圖5展示用于將存儲器陣列置于休眠模式中的過程。

圖6展示無線裝置的框圖。

具體實施方式

本文描述用于在存儲器陣列中減少泄漏電流的技術。存儲器陣列可用于隨機存取存儲器(RAM)、靜態RAM(SRAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、視頻RAM(VRAM)、同步圖形RAM(SGRAM)、只讀存儲器(ROM)、快閃存儲器等。存儲器陣列可為獨立存儲器裝置的部分或可嵌入于其它裝置(例如，處理器)內。

圖1展示具有低泄漏電流的存儲器裝置100的設計的框圖。存儲器裝置100包括地址鎖存器110、地址解碼器及字線驅動器120、存儲器陣列150、控制信號產生器160及I/O電路170。存儲器陣列150還稱為核心陣列。

存儲器陣列150包括M行及N列存儲器單元152，其中M及N各自可為任何值。存儲器單元為可存儲數據值的電路且可以各種電路設計來實施。所述M行存儲器單元是經由M條字線WL1到WLM來選擇的。所述N列存儲器單元耦合到N條差分位線BL1及BL1b到BLN及BLNb。

地址鎖存器110接收待存取的存儲器單元或存儲器單元塊的地址且鎖存所述地址。地址解碼器120接收所鎖存的地址且可基于所接收的地址而產生行地址。地址解碼器120可接著對行地址執行預解碼且提供指示待激活或斷言的特定字線的經預解碼的信號。字線驅動器120接收經預解碼的信號且如經預解碼的信號所指示驅動特定字線，使得可存取所要行的存儲器單元。