[實用新型]具有自動切換功能的SDI-VGA轉(zhuǎn)換器

無效

• 申請?zhí)枺?/td>: 200820231584.3
• 申請日: 2008-12-09
• 公開（公告）號: CN201319634Y
• 公開（公告）日: 2009-09-30
• 發(fā)明（設(shè)計）人: 周春雷;劉興華
• 申請（專利權(quán)）人: 大連科迪視頻技術(shù)有限公司
• 主分類號: H04N5/00
• 分類號: H04N5/00;H04N5/44;H04N5/14
• 代理公司: 大連八方知識產(chǎn)權(quán)代理有限公司
• 代理人: 衛(wèi)茂才

技術(shù)領(lǐng)域

本實用新型屬于電子信息領(lǐng)域中的視音頻技術(shù)領(lǐng)域。本實用新型涉及一種具有自動切換功能的SDI-VGA轉(zhuǎn)換器。

背景技術(shù)

SDI是Serial?Digital?Interface的縮寫，也就是串行數(shù)字接口。在數(shù)字電視信號傳輸過程中，SDI信號是目前電視臺內(nèi)信號質(zhì)量最好的廣播級數(shù)字信號，在數(shù)字電視傳輸過程中起著重要作用。VGA接口是顯卡上和顯示器上應(yīng)用最為廣泛的接口類型，絕大多數(shù)的顯卡和顯示器都帶有此種接口。目前，在數(shù)字視頻應(yīng)用中往往需要將SDI信號轉(zhuǎn)換為適用于各種顯示器的VGA格式信號，否則SDI信號無法被直接顯示。傳統(tǒng)的將SDI信號轉(zhuǎn)換為VGA信號的過程一般為：首先將SDI信號轉(zhuǎn)換為模擬信號，然后再將模擬信號轉(zhuǎn)換為VGA格式的信號。這樣就需要在轉(zhuǎn)換設(shè)備上增加D/A轉(zhuǎn)換模塊，不僅電路繁雜，價格昂貴，而且增加了信號的損耗。

本實用新型的所采用的技術(shù)是差分信號傳輸技術(shù)、高頻數(shù)字PLL技術(shù)、串行數(shù)字信號時鐘數(shù)據(jù)恢復技術(shù)和基于FPGA的數(shù)字信號分析技術(shù)。

發(fā)明內(nèi)容

本實用新型的目的就是提供一種具有自動切換功能的SDI-VGA轉(zhuǎn)換器。本實用新型采用大規(guī)模FPGA技術(shù)，將SDI信號直接轉(zhuǎn)換為VGA信號，避免了傳統(tǒng)的SDI-VGA信號轉(zhuǎn)換過程復雜造成的信號損耗，簡化了電路設(shè)計，降低了成本。本實用新型還提供了兩路SDI輸入，當其中主路信號出錯時，自動切換到備路，實現(xiàn)了SDI信號自動切換功能，從而保證信號不中斷。

本發(fā)明的技術(shù)解決方案是，一種具有自動切換功能的SDI-VGA轉(zhuǎn)換器，由兩組輸入均衡電路(1)、FPGA轉(zhuǎn)換電路(2)、數(shù)據(jù)存儲器SDRAM(3)、視頻處理器(4)、程序存儲器EEPROM(8)、RGB輸出驅(qū)動電路(5)、VGA接口(6)和HV輸出驅(qū)動電路(7)組成。其中兩組輸入均衡電路(1)連接到FPGA轉(zhuǎn)換電路(2)，F(xiàn)PGA轉(zhuǎn)換電路(2)連接到視頻處理器(4)，數(shù)據(jù)存儲器SDRAM(3)、程序存儲器EEPROM(8)分別與視頻處理器(4)連接，視頻處理器(4)連接到RGB輸出驅(qū)動電路(5)和HV輸出驅(qū)動電路(7)，RGB輸出驅(qū)動電路(5)和HV輸出驅(qū)動電路(7)連接到VGA接口(6)。

所述的輸入均衡電路(1)由電阻R1、R2和R3，電容C1、C2、C3、C4和C5，電感L1和電纜均衡器U1組成。其中電容C1兩端分別連接電纜均衡器U1的4腳和電阻R1，電阻R1和電感L1并聯(lián)，一端為SDI信號輸入端，另一端連接電容C1和電阻R2，電阻R2的另一端接地。電阻R3一端接地，另一端連接電容C2，電容C2的另一端接電纜均衡器U1的5腳。電容C3一端連接電纜均衡器U1的13腳，另一端為差分信號輸出端，連接到FPGA轉(zhuǎn)換電路(2)；電容C4一端連接電纜均衡器U1的12腳，另一端為差分信號輸出端，連接到FPGA轉(zhuǎn)換電路(2)。電容C5兩端分別連接電纜均衡器U1的7腳和8腳，電纜均衡器U1的3腳、6腳、9腳、11腳和14腳接地，2腳和15腳接+5V電源。

所述的FPGA轉(zhuǎn)換電路(2)由FPGA芯片U2、FPGA程序配置電路U5、電阻R4～R15和排阻RP1～RP4組成。其中電阻R4和R6一端為信號A輸入端分別連接到輸入均衡電路(1)，另一端分別連接到FPGA芯片U2的53腳和55腳，電阻R5兩端分別連接到U2的53腳和55腳。電阻R7和R9一端為信號B輸入端分別連接到輸入均衡電路(1)，另一端分別連接到FPGA芯片U2的69腳和70腳，電阻R8兩端分別連接到U2的69腳和70腳。排阻RP1～RP4和電阻R13～R15一端分別連接到U2的IO口引腳，另一端為CCIR656格式信號輸出端分別連接到視頻處理器(4)。FPGA程序配置電路U5與FPGA芯片U2的DATA、DCLK、nCONFIG、CONF_DONE、ASDO、nCSO、nCE引腳相連接。電阻R10和R11一端分別連接U2的nCONFIG和CONF_DONE兩個引腳，另一端連+3.3V電源。電阻R12一端連接U2的nCE引腳，另一端接地。