[實用新型]延遲閉鎖電路

無效

• 申請號: 200820159708.1
• 申請日: 2008-10-27
• 公開（公告）號: CN201341119Y
• 公開（公告）日: 2009-11-04
• 發明（設計）人: 陶學峰;梁學龍;孫曉瑞
• 申請（專利權）人: 力銘電子(蘇州)有限公司
• 主分類號: H03K5/13
• 分類號: H03K5/13
• 代理公司: 北京科龍寰宇知識產權代理有限責任公司
• 代理人: 孫皓晨

技術領域

本實用新型是一種閉鎖電路，特別是指一種具有延遲功能的閉鎖電路，以提高閉鎖電路的抗干擾性。

背景技術

請參照圖1，所示為現有閉鎖電路之實施電路圖示，由圖1可知，現有閉鎖電路包括PNP晶體管Q1組成的觸發電路、二個NPN晶體管Q2和Q3組成的閉鎖電路。當觸發電路沒有輸入低電平信號時，Q1、Q2、Q3都是Off狀態，當觸發電路輸入低電平信號時，先讓Q1導通，隨后Q1信號輸至Q2、Q3，Q2導通后將維持Q1持續導通，此時，若觸發電路輸入的低電平信號消失，則Q1、Q2、Q3依然導通，閉鎖信號依然可維持。上述閉鎖電路的缺點是，當有一噪聲傳至Q1或Q2時，容易產生誤動作情形，造成閉鎖電路容易被干擾；同時，上述閉鎖電路無法于觸發信號輸入時產生延遲閉鎖功能。

為改良圖1所示現有技術的諸多缺失，請參照圖2，所示為另一種現有閉鎖電路之實施電路圖示，由圖2可知，組成閉鎖電路的二個NPN晶體管Q2和Q3的基極連接一電容至地，該電容與NPN晶體管Q2、Q3的基極電阻組成延遲電路，可以產生延遲閉鎖功能。但是，由于二個NPN晶體管Q2、Q3需較大的驅動電流，所以基極電阻不可太小，導致延長閉鎖時間不足，仍無法克服容易受干擾與無法產生延遲閉鎖功能的缺點。

為克服上述現有技術的缺點，發明人提供本實用新型發明。將提供一種具有延遲閉鎖功能及抗干擾性強的閉鎖電路。

發明內容

本實用新型的發明目的在于：針對前述現狀，提供一種具有延遲閉鎖功能的閉鎖電路，并可有效地提高延遲閉鎖電路的抗干擾性。

本實用新型的目的通過以下技術解決方案來實現：

一種延遲閉鎖電路，包括：一觸發電路，由一PNP電晶體電路構成，在輸入低電平觸發信號時，輸出一觸發信號至閉鎖電路；一閉鎖電路，用以產生閉鎖信號，由二個N-FET晶體管構成，所述二個N-FET晶體管的基極均通過一基極電阻與觸發電路連接；一延遲電路，用以產生延遲閉鎖信號。

本實用新型的目的還可以通過以下技術解決方案來進一步實現：

前述的延遲閉鎖電路，所述延遲電路為一電容，一端連接至所述二個N-FET晶體管的基極，另一端接地。

前述的延遲閉鎖電路，所述延遲電路為一電容與一電阻并聯組成，其一端連接至所述二個N-FET晶體管的基極，另一端接地。

前述的延遲閉鎖電路，在所述PNP電晶體的基極增加一電容。

本實用新型所述延遲閉鎖電路，由于閉鎖電路由二個N-FET晶體管構成，因N-FET晶體管的基極為高阻抗，基極電阻也為高阻抗，易于加長延遲時間，克服了閉鎖時間不足而容易受干擾與無法產生延遲閉鎖功能的缺點。

下文將舉若干實施例，并結合附圖作進一步詳細說明。

附圖說明

圖1是現有閉鎖電路圖示；

圖2是現有延遲閉鎖電路圖示；

圖3是本實用新型第一種實施例的延遲閉鎖電路圖示；

圖4是本實用新型第二種實施例的延遲閉鎖電路圖示；

圖5是本實用新型第二種實施例的延遲閉鎖電路圖示。

具體實施方式

第一實施例：

請參照圖3，為本實用新型第一種實施例的延遲閉鎖電路圖示。如圖3所示，本實用新型之延遲閉鎖電路包括：一觸發電路1，由一PNP電晶體Q1及電阻R1、R2、R3構成，在Q1基極電阻R2輸入低電平觸發信號時，Q1集電極輸出一觸發信號至閉鎖電路2；一閉鎖電路2，用以產生閉鎖信號，由二個N-FET晶體管Q2、Q3構成，所述二個N-FET晶體管的基極均通過一基極電阻R4與觸發電路1連接；一延遲電路，由電容C1與基極電阻R4組成，用以產生延遲閉鎖信號。

根據本實用新型，由于N-FET晶體管Q2、Q3的基極電阻R4較小，與電容C1組成延遲電路，可以滿足產生延遲閉鎖信號的需要。

第二實施例：

請參照圖4，為本實用新型第一種實施例的延遲閉鎖電路圖示。如圖4所示，本實用新型之延遲閉鎖電路包括：一觸發電路1，由一PNP電晶體Q1及電阻R1、R2、R3構成，在Q1基極電阻R2輸入低電平觸發信號時，Q1集電極輸出一觸發信號至閉鎖電路2；一閉鎖電路2，用以產生閉鎖信號，由二個N-FET晶體管Q2、Q3構成，所述二個N-FET晶體管的基極均通過一基極電阻R4與觸發電路1連接；一延遲電路，由電容C1、放電電阻R5與基極電阻R4組成，用以產生延遲閉鎖信號。

第三實施例：