[實用新型]一種多槽位系統中的單板上電控制裝置

有效

• 申請號: 200820096186.5
• 申請日: 2008-08-07
• 公開（公告）號: CN201263158Y
• 公開（公告）日: 2009-06-24
• 發明（設計）人: 申雅玲;李宏起
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H04L12/10
• 分類號: H04L12/10;H03K17/687
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本實用新型涉及通信設備的單板上電技術，更具體地說，涉及一種多槽位系統中的單板上電控制裝置。

背景技術

通信設備上單板功耗都比較大，如果多塊單板同時上、下電，其沖擊對電源的影響將會很大，而一塊單板在熱插拔時也會對其它單板也會產生沖擊，由于瞬間拉低電源電流，有可能造成其它單板異常復位，并且由于很多芯片都有很多種不同的電源，比如core電壓，I/O電壓等，芯片內部初始化和配置需要對這些電源上電先后順序進行控制，防止芯片由于上電時序不對導致工作異常。

目前比較常用的上電控制的系統解決方案有：

1、如圖1，其方案是：單板上使用MOS管，通過延緩MOSFET管的導通時間，利用MOSFET管未完全導通時的高阻來實現電流浪涌抑制功能。

單板上電后，通過150K電阻對22U電容充電，電容電壓慢慢上升，NMOS管柵極電壓也就上升，NMOS慢慢打開，當電壓達到NMOS管完全導通時電壓時，NMOS管完全導通，呈低電阻，電流暢通。緩啟動過程得以實現，也可以用相同的原理去控制不同電壓的上電時序。這種方案的缺點是：由于是模擬器件搭建的電路，精確的時間沒有辦法控制，只能估算一個大概的時間，并且當系統所有的單板為同一種單板時，上電瞬間還是會對電源產生很大的沖擊。

2、如圖2，其方案是：使用專用的IC，比如Lattice公司出產的ispPAC-POWR1208芯片，以完成上電時序控制和電源監控功能。

VMON[1，12]為監控電源的輸入管腳，監控這些輸入電源，在輸出管腳產生對NMOS管或者LCO或者開關電源的導通，可以編程分別控制每一路的電源。這種方案的缺點是：由于專用IC的使用，增加了成本，并且當系統所有的單板為同一種單板時，當上電瞬間還是會對電源產生很大的沖擊。

3、使用應用于服務器的IPMS系統。IPMS系統能單元組成具體包括智能平臺管理控制器(IPMC)、智能平臺管理總線(IPMB)、獨立的電源供應模塊及系統相關聯接口電路。IPMB采用可靠性比較高的can—bus，系統上電后，所有線卡的IPMC電路單元上電，經由IPMC上active的CAN開始完成系統掃描等完成初始化工作，然后通過智能平臺管理總線(IPMB)CAN總線，按照程序依次控制其它線卡上電，如根據登記的CAN節點ID大小，依次延遲200ms通知CAN節點將線卡內DC/DC電源模塊的控制端由off打開為on，線卡內的IPMC需要檢測判斷上電是否成功，并反饋給管理IPMC，完成單板以板內上電時序控制，同時實現了緩啟。這種方案的缺點是：設計復雜，設計周期長，成本高，而且沒有在相類似的系統中成熟的使用案例，風險比較大。

實用新型內容

有鑒于上述情況，本實用新型提供了一種多槽位系統中的單板上電控制裝置，能夠簡單方便地實現對不同單板的上電時序控制。

為了解決上述技術問題，本實用新型采用了如下技術方案：

一種多槽位系統中的單板上電控制裝置，所述單板分別插設于一個槽位中，系統為每一槽位分配有一個BID信息，所述上電控制裝置包括上電控制電路和開關電路，所述上電控制電路包括至少兩路延時支路，每一路延時支路為所述BID信息的一條信息位線，按照對應BID信息位的電平選擇接通或者斷開，所述延時支路中至少有兩路串聯有一電容，各路延時支路并聯構成的并聯支路的一端通過一電阻連接系統電源的一端，并聯支路的另一端連接系統電源的另一端，所述開關電路連接于所述并聯支路和單板電源輸入之間。

進一步的，所述延時支路中的每一路中串聯有一電容，各路延時支路中串聯的電容值互不相同。

所述的上電控制裝置的特點還在于，開關電路的兩輸入端之間還連接有一個二極管串聯電路。

所述二極管串聯電路中包括一穩壓二極管。

所述開關電路可以為NMOS開關電路。也可以為光耦電路。

本實用新型通過設置多路延時支路，延時支路中至少有兩路串聯有不同容值的電容，每一路延時支路對應系統的BID信息的一位，通過BID信息位電平不同，可以選擇接入或者斷開該路延時支路，從而使得在不同槽位上并聯的電容值不同，因而產生不同的延時時間，保證了不同槽位之間可以具有不同的上電時序，實現對單板不同上電時序的控制。

附圖說明

圖1是現有技術中的MOS管控制熱插拔及上電方案的電路結構示意圖；

圖2是現有技術中的專用IC控制上電時序方案的電路結構示意圖；

圖3是本實用新型具體實施方式中的光耦電路的上電控制裝置結構示意圖；