[發明專利]逐位逼近延遲鎖相環電路及調整輸入時鐘信號的方法

有效

• 申請號: 200810241058.X
• 申請日: 2008-12-25
• 公開（公告）號: CN101764608A
• 公開（公告）日: 2010-06-30
• 發明（設計）人: 王磊
• 申請（專利權）人: 北京芯技佳易微電子科技有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03L7/085
• 代理公司: 北京德琦知識產權代理有限公司 11018
• 代理人: 宋志強;麻海明

技術領域

本發明涉及采用延遲鎖相環(DLL，Delay-locked?loop)電路調整時鐘信號的技術，特別涉及一種逐位逼近延遲鎖相環電路以及調整時鐘信號的方法。?

背景技術

隨著互補金屬氧化物半導體(CMOS)工藝的迅速發展，采用CMOS工藝的各種數字電路所采用的器件尺寸在不斷地減小，數字電路的復雜度在不斷地提高，且數據電路所采用的數字系統，如中央處理器(CPU)系統或數字信號處理(DSP)系統的工作速度也達到了幾百兆赫茲，甚至更高。這樣高速的數字系統對時鐘信號提出了嚴格的要求，然而由于制造工藝和環境變化的不同，提供的時鐘信號常常可能無法滿足要求。例如，當數字電路采用時鐘信號對所傳輸的數據采樣時，在每個時鐘周期內需要選擇最佳的數據采樣點，即需要選擇每個時鐘周期內所傳輸數據的中間位置附近進行采樣，在實現時設定定時時鐘信號，定時在每個時鐘周期內所傳輸數據的中間位置附近時間點觸發對所傳輸數據進行采樣。但是，經過若干個時鐘周期傳輸數據后，設定的定時時鐘信號和所傳輸的數據有很大可能不再滿足所設定定時時鐘和維持定時時鐘的約束，造成并不是在每個時鐘周期內所傳輸數據的中間位置附近時間點觸發對所傳輸數據的采樣，從而導致采樣錯誤。這種時鐘信號和數據經過一段時間后由于電壓或溫度的不穩定性而不再滿足設定的約束條件，會隨著數字電路中數字系統處理速度的增加和數據傳輸速率的加快而變得更加嚴重。因此，對時鐘信號進行延遲調整，使得經過延遲調整的時鐘信號和數字電路中處理數據之間一直滿足設定的約束條件，從而保證數?字電路的正常運行，變得越來越重要。?

目前，為了克服時鐘信號在一段時間后出現的偏差，滿足數據電路正常運行的要求，設計了鎖相環(PLL，Phase-locked?LOOP)電路和延遲鎖相環(DLL，Delay-locked?Loop)電路，用于對時鐘信號進行延遲調整。與PLL電路相比，由于DLL電路用壓控延時線(VCDL，Voltage?Control?Delay?Line)取代了PLL的振蕩器，使得隨機誤差只在每個時鐘周期的內部累加，不影響后續時鐘周期；由于DLL的反饋系統的階數和低通濾波器(LRF，Low?PassFilter)相同，使得其穩定性和穩定速度等問題比PLL電路減輕許多。因此，和PLL電路相比，DLL電路受到噪聲影響小，并且穩定性更高和穩定速度更快，逐漸成為對時鐘信號進行延遲調整的主流電路。?

DLL的發展很迅速，可以分為模擬DLL和數字DLL兩種。模擬DLL包括壓控延時線、鑒相器、電荷泵和低通濾波器。數字DLL包括數字控制延時線、鑒相器和延時線控制電路。與模擬DLL相比，數字DLL具有如下優點：較短的鎖定輸出時鐘信號的時間，沒有偏置電路，可移植性比較好，容易與其他系統集成，容易成比例縮小以及對功率要求不高。數字DLL根據延時線控制方式不同主要分為三類：寄存器控制DLL、加/減計數器控制DLL和逐位逼近式DLL。?

圖1為現有技術逐位逼近DLL電路的結構示意圖，DLL電路包括：鑒相器、分頻器、逐位逼近式(SAR)控制模塊以及數字控制延時線。其中，輸入時鐘信號在每個時鐘周期內通過數字控制延時線后變為輸出時鐘信號輸出。在每個時鐘周期內，采集經過數字控制延時線輸出的時鐘信號并輸出給鑒相器，鑒相器將接收到的輸出時鐘信號和輸入時鐘信號進行比較，確定二者之間存在相位差后，發送比較(comp)信號給SAR控制模塊，由SAR控制模塊對通過數字控制延時線的輸入時鐘信號進行逐位逼近延遲調整，直到鑒相器經過檢測，確定接收到的輸出時鐘信號和輸入時鐘信號之間不存在相位偏差為止，通過輸出鎖定控制(LD，Lock?Detect)信號控制鎖定逐位逼近DLL電路。?

在圖1中，還包括分頻器，用于接收輸入時鐘信號后進行分頻，為SAR控制模塊提供時鐘(CK)信號并提供開始延時鎖定(Start)信號。?

在采用圖1調整輸入時鐘信號時，調整的延時頻率范圍和設置的數字控制延時線有關，一般為數字控制延時線的延時調整范圍的一半。在延時鎖定輸入時鐘信號時，逐位逼近DLL電路采用按位索引的方法降低延時鎖定時間，過程為：從數字控制延時線的中間某位開始進行按位延時，一般為數字控制延時線一半的延時時間，直到鑒相器確定接收到的輸出時鐘信號和輸入時鐘信號之間不存在相位偏差為止。?