[發明專利]一種并行模數轉換器中的比較器的設計方法

無效

• 申請號: 200810233422.8
• 申請日: 2008-10-10
• 公開（公告）號: CN101404501A
• 公開（公告）日: 2009-04-08
• 發明（設計）人: 陳英濤
• 申請（專利權）人: 云南大學
• 主分類號: H03M1/36
• 分類號: H03M1/36
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明屬于模數轉換器設計領域，具體涉及一種用于高速并行模數轉換器中比較器的設計方法。

背景技術

模數轉換器(Analog-to-Digital?Converter，ADC)是本領域中公知的，其作用是將電壓或者電流形式的模擬信號轉換成數字信號的一種裝置。一般根據模數轉換器的分辨率、采樣速率、功耗等參數的不同，可以把模數轉換器劃分成不同的種類。而參數一方面決定了模數轉換器的結構，同時也限制了模數轉換器的運用范圍。如逐次逼近式模數轉換器(SuccessiveApproximation?ADC)按順序逐步將模擬信號轉換成數字信號，通常每一個時鐘周期轉換一位，即幾位模數轉換器就需要幾個時鐘周期完成轉換。此種類型的模數轉換器兼顧了速度和功耗的需求，一般適用于中等轉換速度、中高分辨率的運用。

另一類型的模數轉換器，并行或快閃式模數轉換器(Parallel/Flash?ADC)。由于它的并行比較器結構，使得所有的轉換工作可以在一個時鐘周期內完成，是速度最快的模數轉換器結構，一般適用于高速、低分辨率的運用。其基本設計思想是將一個未知的模擬輸入信號和一組已知的、均分的參考值進行比較，利用比較器將未知模擬輸入信號轉換成溫度計碼。通常情況下N位的并行模數轉換器需要2^N-1個比較器，此類型的模數轉換器所占的面積、消耗的功耗和輸入電容都隨位數增長而急速增加，一般很少用來實現8位以上的模數轉換。

目前，隨著集成電路設計及制造技術的飛速發展，純粹的模擬電路設計或數字電路設計已基本結束。大多數情況下，電路設計工程師面對的都是數字信號和模擬信號混合的電路設計。然而作為混合信號系統芯片(System-on-Chip，SoC)重要組成部分的模數轉換器的設計卻面臨著如高速轉換、低功耗、低電壓等諸多問題的困擾。盡管采用GaAs工藝、雙極型工藝或者BiCMOS工藝可以設計并制造出滿足速度要求的模數轉換器，但是所帶來的兼容性問題及成本問題等又制約了其在混合信號芯片設計中的應用。在過去的20年間，隨著CMOS工藝的進步和CMOS模擬集成電路設計技術的不斷提高，CMOS工藝由于其低成本、低功耗、便于和數字電路集成等特點，已被證明是混合信號系統設計的最佳選擇。這使得設計并制造一種滿足高速轉換、低功耗、低電壓和數字電路高度兼容的模數轉換器成為可能。

為了應對這些問題，目前提出了一種叫做反相器閾值電壓量化技術(Threshold?InverterQuantization，TIQ)的方法。這種方法由AliTangel所提出，并由賓夕法尼亞州立大學的K.Choi及其同事所發展。這種方法得名于使用兩個級聯的內建比較電壓的反相器作為比較器。電壓比較器通過改變晶體管的尺寸或參數來達到改變內建比較電壓的目的，因此不需要傳統的階梯電阻來產生參考電壓，避免了在CMOS工藝中實現階梯電阻所帶來的面積和匹配等問題。這使得這種方法十分適于既要考慮兼容性，又要考慮低功耗，還要考慮低電壓的混合信號芯片中高速度模數轉換器的設計。

K.Choi等人在此基礎上實現隨機尺寸變化法(Random?Size?Variation?technique，RSV)和系統尺寸變化法(Systematic?Size?Variation?technique，SSV)來進行反相比較器的設計，但是無論是RSV還是SSV都面臨著如比較器閾值電壓計算時間過長，比較器陣列篩選方法單一，且易受工藝變化影響等諸多問題。例如在反相比較器的轉換閾值電壓計算階段，傳統的反相比較器設計方法需要花費大量的時間，如文獻(J.Yoo，K.Choi?and?D.Lee“Comparatorgeneration?and?selection?for?highly?linear?CMOS?flash?analog-to-digital?converter，”J.Analog?Integr.Circuits?Signal?Process.，vol.35，pp.179，2003)中所述的方法，執行該計算至少需要5臺Sun-Blade?2000型工作站同時進行運算，大約4個小時才能完成28000個點的計算。本發明將針對這些問題做出改進。

發明內容

本發明的目的在于提供一種用于并行模數轉換器中比較器的設計方法，特別用以克服利用反相器閾值電壓量化技術進行比較器設計中面臨的諸多問題，降低設計難度，縮短設計時間，減少設計成本。