[發(fā)明專利]寬輸入CMOS帶隙基準(zhǔn)電路結(jié)構(gòu)

無效

• 申請(qǐng)?zhí)枺?/td>: 200810231711.4
• 申請(qǐng)日: 2008-10-13
• 公開（公告）號(hào): CN101414197A
• 公開（公告）日: 2009-04-22
• 發(fā)明（設(shè)計(jì)）人: 楊媛;高勇;宋征華
• 申請(qǐng)（專利權(quán)）人: 西安理工大學(xué)
• 主分類號(hào): G05F3/24
• 分類號(hào): G05F3/24
• 代理公司: 西安弘理專利事務(wù)所
• 代理人: 羅 笛

技術(shù)領(lǐng)域

本發(fā)明屬于微電子學(xué)與固體電子學(xué)技術(shù)領(lǐng)域，涉及一種集成電路的電壓基準(zhǔn)源電路，具體涉及一種寬輸入CMOS帶隙基準(zhǔn)電路結(jié)構(gòu)。

背景技術(shù)

電壓基準(zhǔn)源廣泛應(yīng)用于模擬電路及數(shù)?；旌想娐分小；鶞?zhǔn)源的性能指標(biāo)隨著電路系統(tǒng)復(fù)雜程度的增加及芯片功能的增強(qiáng)，對(duì)電壓基準(zhǔn)源的輸入范圍要求變寬。同時(shí)，由于CMOS技術(shù)成為集成電路的主流技術(shù)，與傳統(tǒng)雙極型電路相比，CMOS電壓基準(zhǔn)源電路在成本和開發(fā)周期上具有顯著優(yōu)勢(shì)。現(xiàn)有寬輸入電壓基準(zhǔn)源設(shè)計(jì)思路為采用電流級(jí)聯(lián)方式實(shí)現(xiàn)，但這種方式只適用于雙極型電路，無法用在CMOS集成電路中，因此設(shè)計(jì)出輸入電壓能夠覆蓋幾乎所有小功率設(shè)備中直流電壓輸入范圍，工藝與CMOS工藝相兼容的高性能電壓基準(zhǔn)具有重要的意義。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種寬輸入CMOS帶隙基準(zhǔn)電路結(jié)構(gòu)，解決了現(xiàn)有CMOS集成電路中電壓基準(zhǔn)源的寬輸入范圍的問題。

本發(fā)明所采用的技術(shù)方案是，寬輸入CMOS帶隙基準(zhǔn)電路結(jié)構(gòu)，包括第一級(jí)帶隙基準(zhǔn)電路和第二級(jí)帶隙基準(zhǔn)電路，第一級(jí)帶隙基準(zhǔn)電路的輸入端連接輸入電壓V_dd，第一級(jí)帶隙基準(zhǔn)電路的輸出端電壓V_out1連接第二級(jí)帶隙基準(zhǔn)電路的輸入端輸入電壓V_dd1，第二級(jí)帶隙基準(zhǔn)電路的輸出端輸出電壓V_out，第一級(jí)帶隙基準(zhǔn)電路和第二級(jí)帶隙基準(zhǔn)電路之間采用電壓互連的方式連接。

本發(fā)明的特征還在于：

其中的第一級(jí)帶隙基準(zhǔn)電路由2個(gè)電阻R1、R2，3個(gè)PMOS晶體管MP1、MP2、MP3，2個(gè)NMOS晶體管MN1、MN2以及與CMOS工藝兼容的2個(gè)雙極晶體管Q1、Q2，以及晶體管Q3構(gòu)成，從輸入電壓V_dd到地的3個(gè)回路中分別為MP1、MN1、Q1順序串聯(lián)，MP2、MN2、R1、Q2順序串聯(lián)，MP3、R2、Q3順序串聯(lián)，第一級(jí)帶隙基準(zhǔn)電路的輸出端V_out1位于MP3和R2之間。

其中的晶體管Q3由4個(gè)基級(jí)-發(fā)射級(jí)相連的PNP管組成。

其中的第二級(jí)帶隙基準(zhǔn)電路由運(yùn)算放大器AMP，2個(gè)電阻R3、R4，4個(gè)PMOS晶體管MP4、MP5、MP6、MP7，4個(gè)NMOS晶體管MN3、MN4、MN5、MN6以及與CMOS工藝兼容的4個(gè)雙極晶體管Q4、Q5、Q6、Q7構(gòu)成，從輸入電壓V_dd1到地的4個(gè)回路中分別為MP4、MN3、R5、Q4順序串聯(lián)，MP5、MN4、R3、Q5順序串聯(lián)，MP6、MN5、R4、Q6順序串聯(lián)，MP7、MN6、Q7順序串聯(lián)，運(yùn)算放大器的正、負(fù)輸入端分別為Q4和Q7的射極即X點(diǎn)和Y點(diǎn)，輸出端連接4個(gè)PMOS晶體管的柵極。

本發(fā)明的有益效果是采用電壓級(jí)聯(lián)方式的兩級(jí)結(jié)構(gòu)，在提供電壓寬輸入范圍的同時(shí)，不損失電路的電源抑制比、溫度系數(shù)其它性能指標(biāo)，同時(shí)與CMOS工藝兼容，可應(yīng)用于主流CMOS電路系統(tǒng)中。

附圖說明

圖1是本發(fā)明的電路結(jié)構(gòu)示意圖；

圖2是本發(fā)明的電路中第一級(jí)帶隙基準(zhǔn)電路的結(jié)構(gòu)圖；

圖3是本發(fā)明的電路中第一級(jí)帶隙基準(zhǔn)電路中晶體管Q3的結(jié)構(gòu)圖；

圖4是本發(fā)明的電路中第二級(jí)帶隙基準(zhǔn)電路的結(jié)構(gòu)圖；

圖5是本發(fā)明的電路輸出端電壓隨溫度變化的仿真曲線；

圖6是本發(fā)明的電路輸出端電壓隨電源電壓的變化曲線；

圖7是本發(fā)明的電路工作在1.8V電源電壓下沒有濾波電容的電源抑制比PSRR。

圖中，1.第一級(jí)帶隙基準(zhǔn)電路，2.第二級(jí)帶隙基準(zhǔn)電路。

具體實(shí)施方式

下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明進(jìn)行詳細(xì)說明。

如圖1所示，本發(fā)明的電路結(jié)構(gòu)由第一級(jí)帶隙基準(zhǔn)電路1和第二級(jí)帶隙基準(zhǔn)電路2構(gòu)成，第一級(jí)帶隙基準(zhǔn)電路1和第二級(jí)帶隙基準(zhǔn)電路2之間采用電壓互連的方式連接。第一級(jí)帶隙基準(zhǔn)電路1的輸入端由輸入電壓V_dd供電，輸出端輸出3.0V的輸出電壓V_out1。將第一級(jí)帶隙基準(zhǔn)電路1的輸出電壓V_out1作為第二級(jí)帶隙基準(zhǔn)電路2的電源V_dd1，電源V_dd1為第二級(jí)帶隙基準(zhǔn)電路2供電，第二級(jí)帶隙基準(zhǔn)電路2輸出電壓為V_out。