[發(fā)明專利]遠(yuǎn)程升級(jí)現(xiàn)場(chǎng)可編程門(mén)陣列的系統(tǒng)、接口卡及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200810227974.8
• 申請(qǐng)日: 2008-12-03
• 公開(kāi)（公告）號(hào): CN101420328A
• 公開(kāi)（公告）日: 2009-04-29
• 發(fā)明（設(shè)計(jì)）人: 謝世成;趙恒卓
• 申請(qǐng)（專利權(quán)）人: 杭州華三通信技術(shù)有限公司
• 主分類號(hào): H04L12/24
• 分類號(hào): H04L12/24;G06F9/445
• 代理公司: 北京德琦知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 宋志強(qiáng);麻海明

1.一種遠(yuǎn)程升級(jí)現(xiàn)場(chǎng)可編程門(mén)陣列FPGA的系統(tǒng)，其特征在于，該系統(tǒng)包括：主板和接口卡，且，接口卡包括：FPGA、閃存和復(fù)雜可編程邏輯器件CPLD，其中：

主板，將遠(yuǎn)程網(wǎng)管發(fā)來(lái)的升級(jí)數(shù)據(jù)發(fā)送給FPGA，并在接收到遠(yuǎn)程網(wǎng)管發(fā)來(lái)的升級(jí)指令后，向FPGA發(fā)送升級(jí)啟動(dòng)指令；

FPGA，將主板發(fā)來(lái)的升級(jí)數(shù)據(jù)寫(xiě)入閃存，接收主板發(fā)來(lái)的升級(jí)啟動(dòng)指令，向CPLD輸出啟動(dòng)信號(hào)；根據(jù)CPLD輸入的控制信號(hào)時(shí)序，從閃存讀取升級(jí)數(shù)據(jù)完成配置；

CPLD，接收FPGA發(fā)來(lái)的啟動(dòng)信號(hào)，產(chǎn)生配置啟動(dòng)信號(hào)輸出到FPGA，并開(kāi)始對(duì)配置啟動(dòng)、配置初始化過(guò)程計(jì)時(shí)，根據(jù)預(yù)設(shè)配置啟動(dòng)時(shí)長(zhǎng)檢測(cè)到配置啟動(dòng)過(guò)程到時(shí)，產(chǎn)生配置初始化啟動(dòng)信號(hào)輸出到FPGA；根據(jù)預(yù)設(shè)配置初始化時(shí)長(zhǎng)檢測(cè)到配置初始化過(guò)程到時(shí)，產(chǎn)生配置開(kāi)始信號(hào)輸出到FPGA。

2.如權(quán)利要求1所述的系統(tǒng)，其特征在于，所述FPGA進(jìn)一步包括：用于在配置完成后，向主板發(fā)起配置完成中斷的模塊，

且，所述主板進(jìn)一步包括：用于接收FPGA上報(bào)的配置完成中斷，若發(fā)現(xiàn)FPGA版本未更改，則重新向FPGA發(fā)送升級(jí)啟動(dòng)指令的模塊。

3.一種接口卡，其特征在于，該接口卡包括：FPGA、閃存和CPLD，其中：

FPGA，將主板發(fā)來(lái)的升級(jí)數(shù)據(jù)寫(xiě)入閃存，接收主板發(fā)來(lái)的升級(jí)啟動(dòng)指令，向CPLD輸出啟動(dòng)信號(hào)；根據(jù)CPLD輸入的控制信號(hào)時(shí)序，從閃存讀取升級(jí)數(shù)據(jù)完成配置；

CPLD，接收FPGA發(fā)來(lái)的啟動(dòng)信號(hào)，產(chǎn)生配置啟動(dòng)信號(hào)輸出到FPGA，并開(kāi)始對(duì)配置啟動(dòng)、配置初始化過(guò)程計(jì)時(shí)，根據(jù)預(yù)設(shè)配置啟動(dòng)時(shí)長(zhǎng)檢測(cè)到配置啟動(dòng)過(guò)程到時(shí)，產(chǎn)生配置初始化啟動(dòng)信號(hào)輸出到FPGA；根據(jù)預(yù)設(shè)配置初始化時(shí)長(zhǎng)檢測(cè)到配置初始化過(guò)程到時(shí)，產(chǎn)生配置開(kāi)始信號(hào)輸出到FPGA。?

4.如權(quán)利要求3所述的接口卡，其特征在于，所述FPGA包括：

升級(jí)數(shù)據(jù)加載模塊，將主板發(fā)來(lái)的升級(jí)數(shù)據(jù)寫(xiě)入閃存；

升級(jí)啟動(dòng)觸發(fā)模塊，接收主板發(fā)來(lái)的升級(jí)啟動(dòng)指令，向CPLD發(fā)送啟動(dòng)信號(hào)；

配置模塊，接收CPLD輸入的配置啟動(dòng)信號(hào)，進(jìn)入配置模式；接收CPLD輸入的配置初始化啟動(dòng)信號(hào)，開(kāi)始配置初始化過(guò)程；確定配置初始化完成，并接收到CPLD輸入的配置開(kāi)始信號(hào)，則從閃存讀取升級(jí)數(shù)據(jù)進(jìn)行配置，確定配置完成，向CPLD輸出配置完成信號(hào)，檢測(cè)到CPLD設(shè)置的配置完成標(biāo)志，產(chǎn)生配置完成中斷上報(bào)給主板。

5.如權(quán)利要求4所述的接口卡，其特征在于，所述配置模塊進(jìn)一步包括：用于發(fā)現(xiàn)從閃存讀取升級(jí)數(shù)據(jù)失敗，從閃存中讀取備份版本的配置數(shù)據(jù)完成配置的模塊。

6.如權(quán)利要求3至5任一所述的接口卡，其特征在于，所述CPLD包括：

啟動(dòng)模塊，接收FPGA發(fā)來(lái)的啟動(dòng)信號(hào)，向時(shí)序控制模塊發(fā)送時(shí)序啟動(dòng)指令；

時(shí)序控制模塊，接收啟動(dòng)模塊發(fā)來(lái)的時(shí)序啟動(dòng)指令，產(chǎn)生配置啟動(dòng)信號(hào)輸出到FPGA，并開(kāi)始對(duì)配置啟動(dòng)、配置初始化過(guò)程計(jì)時(shí)，根據(jù)預(yù)設(shè)配置啟動(dòng)時(shí)長(zhǎng)檢測(cè)到配置啟動(dòng)過(guò)程到時(shí)，產(chǎn)生配置初始化啟動(dòng)信號(hào)輸出到FPGA；根據(jù)預(yù)設(shè)配置初始化時(shí)長(zhǎng)檢測(cè)到配置初始化過(guò)程到時(shí)，產(chǎn)生配置開(kāi)始信號(hào)輸出到FPGA；接收FPGA輸入的配置完成信號(hào)，設(shè)置配置完成標(biāo)志。

7.一種遠(yuǎn)程升級(jí)FPGA的方法，應(yīng)用在包含主板和接口卡的系統(tǒng)中，其中，接口卡包括：FPGA、閃存和CPLD，其特征在于，該方法包括：

FPGA接收主板轉(zhuǎn)發(fā)的來(lái)自遠(yuǎn)程網(wǎng)管的升級(jí)數(shù)據(jù)，將該升級(jí)數(shù)據(jù)寫(xiě)入閃存；

FPGA接收主板發(fā)來(lái)的升級(jí)啟動(dòng)指令，向CPLD發(fā)送啟動(dòng)信號(hào)，CPLD接收啟動(dòng)信號(hào)，產(chǎn)生配置啟動(dòng)信號(hào)輸出到FPGA，并開(kāi)始對(duì)配置啟動(dòng)、配置初始化過(guò)程計(jì)時(shí)，根據(jù)預(yù)設(shè)配置啟動(dòng)時(shí)長(zhǎng)檢測(cè)到配置啟動(dòng)過(guò)程到時(shí)，產(chǎn)生配置初始?化啟動(dòng)信號(hào)輸出到FPGA；根據(jù)預(yù)設(shè)配置初始化時(shí)長(zhǎng)檢測(cè)到配置初始化過(guò)程到時(shí)，產(chǎn)生配置開(kāi)始信號(hào)輸出到FPGA；

FPGA根據(jù)CPLD產(chǎn)生的一組控制信號(hào)時(shí)序從閃存讀取升級(jí)數(shù)據(jù)完成配置。