[發(fā)明專利]CMOS源極耦合高速分頻器偏置電路的設計方法

有效

• 申請?zhí)枺?/td>: 200810227487.1
• 申請日: 2008-11-26
• 公開（公告）號: CN101741540A
• 公開（公告）日: 2010-06-16
• 發(fā)明（設計）人: 閻躍鵬;曾隆月;陳家國
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H04L7/033
• 分類號: H04L7/033;H04L7/00
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 周國城

技術領域

本發(fā)明涉及電子技術領域，尤其涉及一種CMOS源極耦合高速分頻器 偏置電路的設計方法，該偏置電路為CMOS源極耦合分頻器提供偏置，可 應用于頻率合成器的高速分頻器中。

背景技術

鎖相頻率合成器在通訊系統(tǒng)中起著同步、變頻和信道切換等重要作 用，是現(xiàn)代通訊不可缺少的部件之一。如圖1所示，它由鑒頻鑒相器及電 荷泵(PFD/CP)、環(huán)路濾波器(LPF)、壓控振蕩器(VCO)和分頻器組成。

其中，鑒頻鑒相器及電荷泵是相位比較裝置，它將輸入信號和壓控振 蕩器的輸出信號的相位進行比較，產(chǎn)生對應于兩個信號相位差的誤差電 壓。環(huán)路濾波器的作用是濾除誤差電壓中的高頻成分和噪聲，以保證環(huán)路 所要求的性能，增加系統(tǒng)的穩(wěn)定性。壓控振蕩器受控制電壓的控制，使壓 控振蕩器的頻率向輸入信號的頻率靠攏，直至消除頻差而鎖定。分頻器用 于將VCO輸出的高頻信號的頻率除于N，以達到在鎖定時與參考頻率相 同的目的。

頻率合成器的分頻器必須提供一個可以編程的分頻比M，在低頻下， 它可以用一個可編程的計數(shù)器來實現(xiàn)。但當頻率合成器的輸出頻率很高 時，高速計數(shù)器是很難實現(xiàn)的，而且功耗很大。大功耗的分頻器，使得通 信系統(tǒng)的待機時間變短。

為了解決這一問題，人們普通采用了如圖2所示的分頻構架。它由一 個高速除2分頻器、雙模預分頻器和兩個計數(shù)器(計數(shù)值分別為P和S且 P<S，它們都是可以編程的)組成。經(jīng)過高速除2分頻器后，頻率已經(jīng)得 到很大的降低，使得后續(xù)雙模預分頻器消耗的功耗減小。當信號經(jīng)過雙模 預分頻器后，頻率進一步降低，后續(xù)P、S計數(shù)器只要消耗較小的功耗就 能對信號進行分頻。因此，在這種結構的分頻器中，前置除2分頻器及雙 模預分頻器消耗了絕大部分的功耗。

一般來說，上述結構的除2分頻器和雙模預分頻器消耗的功耗占頻率 合成器的40％以上，成為頻率合成最耗能的部分之一。作為除2的分頻器 及雙模預分頻器的結構很多，較為常用的有真正的單相時鐘(在英文文獻 中稱為：true?single?phase?clock)、源極耦合(在英文文獻中稱為：source coupled?logic)結構。源極耦合結構分頻器由于其工作頻率高、消耗的功 耗小和對共模的噪聲抑制能力強等有利因素，得到了廣泛的應用。它的工 作原理在此不再累述，可以參考如下4篇文獻：

[1]X.P.Yu，M.A.Do，J.G.Ma，K.S.Yeo，ect.：‘1V?10?GHz?CMOS frequency?divider?with?low?power?consumption’，Electron.Lett.，2004，40，(8)， pp.467—469

[2]Wong，J.M.C.，Cheung，V.S.L，and?Luong，H.C.：‘A1-V2.5-mW 5.2-GHz?frequency?divider?in?a?0.35-mm?CMOS?process’，IEEE?J.Solid-State Circuits，2003，38，(10)，pp.1643-1648

[3]M.Alioto，G.Palumbo，etc.：‘Design?of?High-Speed?Power-Efficient MOS?Current-Mode?Logic?Frequency?Dividers’，IEEE?Tran.On?Circuit?and systems，2006，53，(11)，pp.1650-1659

[4]R.Nonis，E.Palumbo，P?Palestri，L.Selmi.：‘A?Design?Methodology for?MOS?Current-Mode?Logic?Frequency?Dividers’，IEEE?Tran.On?Circuit?and systems，2007，54，(2)，pp.245-254

上述文獻2給出了源極耦合分頻器的最高工作頻率的公式，表述為：