[發(fā)明專利]延遲鎖相環(huán)電路及調(diào)整輸出時(shí)鐘信號(hào)相位的方法

有效

• 申請?zhí)枺?/td>: 200810224124.2
• 申請日: 2008-10-16
• 公開（公告）號(hào): CN101729063A
• 公開（公告）日: 2010-06-09
• 發(fā)明（設(shè)計(jì)）人: 王磊
• 申請（專利權(quán)）人: 北京芯技佳易微電子科技有限公司
• 主分類號(hào): H03L7/08
• 分類號(hào): H03L7/08;G06F1/04
• 代理公司: 北京德琦知識(shí)產(chǎn)權(quán)代理有限公司 11018
• 代理人: 宋志強(qiáng);麻海明

技術(shù)領(lǐng)域

本發(fā)明涉及在芯片中調(diào)整時(shí)鐘信號(hào)的技術(shù)，特別涉及一種延遲鎖相環(huán)電 路及調(diào)整輸出時(shí)鐘信號(hào)相位的方法。

背景技術(shù)

隨著互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)工藝的迅速發(fā)展，采用CMOS 工藝的各種數(shù)字電路所采用的器件尺寸在不斷地減小，數(shù)字電路的復(fù)雜度在 不斷地提高，且數(shù)據(jù)電路所采用的數(shù)字系統(tǒng)，如中央處理器(CPU)系統(tǒng)或 數(shù)字信號(hào)處理(DSP)系統(tǒng)的工作速度也達(dá)到了幾百兆赫茲，甚至更高。這 樣高速的數(shù)字系統(tǒng)對時(shí)鐘信號(hào)提出了嚴(yán)格的要求，然而由于制造工藝和環(huán)境 變化的不同，提供的時(shí)鐘信號(hào)常常可能無法滿足要求。例如，當(dāng)數(shù)字電路采 用時(shí)鐘信號(hào)對所傳輸?shù)臄?shù)據(jù)采樣時(shí)，在每個(gè)時(shí)鐘周期內(nèi)需要選擇最佳的數(shù)據(jù) 采樣點(diǎn)，即需要選擇每個(gè)時(shí)鐘周期內(nèi)所傳輸數(shù)據(jù)的中間位置附近進(jìn)行采樣， 在實(shí)現(xiàn)時(shí)設(shè)定定時(shí)時(shí)鐘信號(hào)，定時(shí)在每個(gè)時(shí)鐘周期內(nèi)所傳輸數(shù)據(jù)的中間位置 附近時(shí)間點(diǎn)觸發(fā)對所傳輸數(shù)據(jù)進(jìn)行采樣。但是，經(jīng)過若干個(gè)時(shí)鐘周期傳輸數(shù) 據(jù)后，設(shè)定的定時(shí)時(shí)鐘信號(hào)和所傳輸?shù)臄?shù)據(jù)有很大可能不再滿足所設(shè)定定時(shí) 時(shí)鐘和維持定時(shí)時(shí)鐘的約束，造成并不是在每個(gè)時(shí)鐘周期內(nèi)所傳輸數(shù)據(jù)的中 間位置附近時(shí)間點(diǎn)觸發(fā)對所傳輸數(shù)據(jù)的采樣，從而導(dǎo)致采樣錯(cuò)誤。這種時(shí)鐘 信號(hào)和數(shù)據(jù)經(jīng)過一段時(shí)間后由于電壓或溫度的不穩(wěn)定性而不再滿足設(shè)定的 約束條件，會(huì)隨著數(shù)字電路中數(shù)字系統(tǒng)處理速度的增加和數(shù)據(jù)傳輸速率的加 快而變得更加嚴(yán)重。因此，對時(shí)鐘信號(hào)進(jìn)行延遲調(diào)整，使得經(jīng)過延遲調(diào)整的 時(shí)鐘信號(hào)和數(shù)字電路中處理數(shù)據(jù)之間一直滿足設(shè)定的約束條件，從而保證數(shù) 字電路的正常運(yùn)行，變得越來越重要。

目前，為了克服時(shí)鐘信號(hào)在一段時(shí)間后出現(xiàn)的偏差，滿足數(shù)據(jù)電路正常 運(yùn)行的要求，設(shè)計(jì)了鎖相環(huán)(PLL，Phase-locked?LOOP)電路和延遲鎖相環(huán) (DLL，Delay-locked?Loop)電路，用于對時(shí)鐘信號(hào)進(jìn)行延遲調(diào)整。與PLL 電路相比，由于DLL電路用壓控延遲線(VCDL，Voltage?Control?Delay?Line) 取代了PLL的振蕩器，使得隨機(jī)誤差只在每個(gè)時(shí)鐘周期的內(nèi)部累加，不影 響后續(xù)時(shí)鐘周期；由于DLL的反饋系統(tǒng)的階數(shù)和低通濾波器(LRF，Low?Pass Filter)相同，使得其穩(wěn)定性和穩(wěn)定速度等問題比PLL電路減輕許多。因此， 和PLL電路相比，DLL電路受到噪聲影響小，并且穩(wěn)定性更高和穩(wěn)定速度 更快，逐漸成為對時(shí)鐘信號(hào)進(jìn)行延遲調(diào)整的主流電路。

DLL主要可以分為三類，包括：寄存器控制DLL、加/減計(jì)數(shù)器控制DLL 和逐位逼近式DLL，這三類的主要區(qū)別在于對延遲線控制方式不同。

圖1為現(xiàn)有技術(shù)DLL電路的結(jié)構(gòu)示意圖，電路包括：鑒相器、分頻器、 延遲線控制器及延遲線。其中，輸入時(shí)鐘信號(hào)在每個(gè)時(shí)鐘周期內(nèi)通過延遲線 及前向傳輸線后變?yōu)檩敵鰰r(shí)鐘信號(hào)輸出。在每個(gè)時(shí)鐘周期內(nèi)，反饋傳輸線都 采集經(jīng)過延遲線輸出的時(shí)鐘信號(hào)，然后將采集的信號(hào)作為反饋時(shí)鐘信號(hào)輸出 給鑒相器，鑒相器將接收到的反饋時(shí)鐘信號(hào)和輸入時(shí)鐘信號(hào)比較，確定反饋 時(shí)鐘信號(hào)和輸入時(shí)鐘信號(hào)存在相位差后，發(fā)送控制信號(hào)給延遲線控制器，由 延遲線控制器輸出調(diào)整信號(hào)，對通過延遲線的時(shí)鐘信號(hào)進(jìn)行延遲調(diào)整，直到 鑒相器經(jīng)過檢測，確定接收到的反饋傳輸線通過延遲線采集的反饋時(shí)鐘信號(hào) 和輸入時(shí)鐘信號(hào)之間不存在相位偏差為止，鎖定延遲線控制器，也就是對 DLL電路的輸入時(shí)鐘信號(hào)進(jìn)行鎖定，維持當(dāng)前對延遲線的延遲調(diào)整。在延遲 線控制器進(jìn)行延遲調(diào)整過程中，輸入時(shí)鐘信號(hào)、反饋時(shí)鐘信號(hào)都是通過放大 器輸入到鑒相器中的，以便鑒相器精確檢測；反饋傳輸線采集經(jīng)過延遲線輸 出的時(shí)鐘信號(hào)為通過放大器進(jìn)行放大的時(shí)鐘信號(hào)、再經(jīng)過延遲線輸出后進(jìn)行 放大器后采集的；另外，經(jīng)過放大的輸入時(shí)鐘信號(hào)還通過分頻器分頻后，通 過集成電路(IC)發(fā)送給延遲線控制器，用于延遲線控制器根據(jù)分頻頻率對 延遲線傳輸?shù)妮斎霑r(shí)鐘信號(hào)進(jìn)行延遲調(diào)整。

在具體實(shí)現(xiàn)上，經(jīng)過延遲調(diào)整鎖定輸入時(shí)鐘信號(hào)的DLL電路根據(jù)不同 的結(jié)構(gòu)，實(shí)現(xiàn)固定相位的輸出時(shí)鐘信號(hào)，比如，圖1所示電路的輸出時(shí)鐘信 號(hào)和輸入時(shí)鐘信號(hào)相比，相差的相位為0度；如果在圖1所示電路的反饋時(shí) 鐘信號(hào)輸入鑒相器前增加反向器，則輸出時(shí)鐘信號(hào)和輸入時(shí)鐘信號(hào)相比，相 差的相位為180度；如果圖1所示電路的延遲線采用四個(gè)相同延遲單元，并 每個(gè)延遲單元都引出一個(gè)輸出時(shí)鐘信號(hào)，則從第一個(gè)延遲單元引出的輸出時(shí) 鐘信號(hào)和輸入時(shí)鐘信號(hào)相比，相差的相位為90度。