[發明專利]形成MOS器件的金屬柵的混合方法

無效

• 申請號: 200810214021.8
• 申請日: 2008-08-22
• 公開（公告）號: CN101533842A
• 公開（公告）日: 2009-09-16
• 發明（設計）人: 徐鵬富;侯永田;李思毅;黃國泰;梁孟松
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L27/092;H01L27/12;H01L29/78;H01L29/49;H01L29/51
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 顏志祥

1.一種半導體結構包含：

一半導體基板；

一第一MOS器件，包含一第一柵；其中該第一柵包含：

一設于該半導體基板上的第一高k電介質；

一設于該第一高k電介質上的第二高k電介質，其中該第一與第二高k電介質包含不同的材料；

一設于該第二高k電介質上的第一金屬層，其中該第一金屬層具有一足夠主導該第一MOS器件的一功函數的厚度；及

一設于該第一金屬層上的第二金屬層，其中該第一與第二金屬層包含不同的材料；及

一第二MOS器件，包含一第二柵；其中該第二柵包含：

一設于該半導體基板上第三高k電介質，其中該第一與第三高k電介質包含相同的材料，并具有一大致相同的厚度；

一設于該第三高k電介質上的第三金屬層，其中該第三與第一金屬層包含相同的材料；及

一設于該第三金屬層上的第四金屬層，其中該第三與第四金屬層包含不同的材料。

2.根據權利要求1所述的半導體結構，其中該第一金屬層具有一中隙功函數，且其中該第四金屬層具有接近硅的價帶的功函數。

3.根據權利要求1所述的半導體結構，其中該第二高k電介質材料包含La。

4.根據權利要求1所述的半導體結構，其中該第一柵進一步包含一介于該第一與第二金屬層間的多晶硅層。

5.根據權利要求1所述的半導體結構，其中該第二柵進一步包含一介于該第三高k電介質與第三金屬層間的第五金屬層，其中該第五金屬層具有一小于主導該第二MOS器件的一功函數所需厚度的厚度，且其中該第五與第一金屬層包含相同的材料。

6.根據權利要求1所述的半導體結構，其中該第二與第三金屬層分別具有一小于主導該第一與第二MOS器件的功函數所需厚度的厚度。

7.根據權利要求1所述的半導體結構，其中該第四金屬層包含：

一第六金屬層，具有一足以主導該第二MOS器件的一功函數的厚度；

一設于該第六金屬層上阻擋層；及

一設于該阻擋層上的回流層。

8.根據權利要求1所述的半導體結構，其中該第一柵進一步包含一設于該第二金屬層上的第七金屬層，且其中該第七金屬層包含與該第四金屬層相同的材料。

9.一種半導體結構包含：

一半導體基板；

一NMOS器件，包含一第一柵；其中該第一柵包含：

一設于該半導體基板上的第一高k電介質；

一設于該第一高k電介質上的第二高k電介質，其中該第一與第二高k電介質包含不同的材料；

一設于該第二高k電介質上的第一金屬層，其中該第一金屬層具有一足夠主導該NMOS器件的一功函數的厚度，且其中該第一金屬層有一中隙功函數；

一設于該第一金屬層上的第二金屬層；及

一設于該第二金屬層上的第三金屬層，其中該第三金屬層具有一接近硅的價帶的功函數；及

一PMOS器件，包含一第二柵；其中該第二柵包含：

該設于該半導體基板上第一高k電介質；

該設于該第一高k電介質上的第二金屬層，其中該第二柵中的第二金屬層具有一底面，其較該第一柵中的第二金屬層的一底面低；及

該設于該第二金屬層上的第三金屬層。

10.一種半導體結構包含：

一半導體基板；

一設于該半導體基板上的第一高k電介質；

一設于該第一高k電介質上的第二高k電介質，其中該第一與第二高k電介質包含不同的材料；

一設于該第二高k電介質上的第一金屬層，其中該第一金屬層具有一中隙功函數；

一設于該第一金屬層上的多晶硅層；及

一設于該多晶硅層上的第二金屬層。