[發(fā)明專利]布線基板,及其設(shè)計方法,和電子設(shè)備

無效

• 申請?zhí)枺?/td>: 200810210455.0
• 申請日: 2008-08-13
• 公開（公告）號: CN101378044A
• 公開（公告）日: 2009-03-04
• 發(fā)明（設(shè)計）人: 辻村俊博
• 申請（專利權(quán)）人: 株式會社東芝
• 主分類號: H01L23/488
• 分類號: H01L23/488;H01L23/498;H01L23/66;H01L25/00;H05K1/02;H05K1/18;G06F17/50
• 代理公司: 上海市華誠律師事務(wù)所
• 代理人: 丁利華

1.一種布線基板，其特征在于，包含：

配備以進行第一半導(dǎo)體芯片(31)和第二半導(dǎo)體芯片(32)之間的通信的傳輸線(40 )，所述傳輸線(40)是由具有與所述第一半導(dǎo)體芯片(31)的輸出阻抗和所述第二半導(dǎo) 體芯片(32)的輸出阻抗中的一個相配的特性阻抗的分布常數(shù)配線部(42)，和比所述分 布常數(shù)配線部更窄并且比能夠被認(rèn)為是集總常數(shù)電路的長度更短的集總常數(shù)配線部(41) 形成的。

2.如權(quán)利要求1所述的布線基板，其特征在于，所述集總常數(shù)配線部(41)的特性阻 抗不與所述第一半導(dǎo)體芯片(31)的輸出阻抗和所述第二半導(dǎo)體芯片(32)的輸出阻抗中 的一個相配。

3.如權(quán)利要求1所述的布線基板，其特征在于，集總常數(shù)配線部(41)具有多個分割 配線區(qū)域(41A，41B，41C，和41D)，并且所述分割配線區(qū)域(41a，41B，41C，和41D) 的總長度比能夠被認(rèn)為是集總常數(shù)電路的長度更短。

4.一種其上安裝第一半導(dǎo)體芯片和第二半導(dǎo)體芯片并且具有連接所述第一半導(dǎo)體芯片 和所述第二半導(dǎo)體芯片的傳輸線的布線基板的設(shè)計方法，其特征在于，包含：

基于所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片的規(guī)格，計算能夠被認(rèn)為是集總常數(shù) 電路的長度；以及

設(shè)置具有比所計算得到的長度更短的配線長度的集總常數(shù)配線部，以及具有與所述第 一半導(dǎo)體芯片的輸出阻抗和所述第二半導(dǎo)體芯片的輸出阻抗中的一個相配的阻抗并且具有 比所述集總常數(shù)配線部的線寬度更大的分布常數(shù)配線部。

5.如權(quán)利要求4所述的方法，其特征在于，能夠被認(rèn)為是集總常數(shù)電路的長度的計算 包括：

獲得從所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片輸出的信號的上升時間，作為所述 第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片的規(guī)格；

基于傳輸線的電感L和電容C，計算所述傳輸線的單位長度的傳輸延遲時間“T_pd＝ √(LC)[s]”；

基于所述上升時間和所述傳輸延遲時間Tpd，計算能夠被認(rèn)為是集總常數(shù)電路的近似 的長度；以及

基于所述近似的長度、所述第一半導(dǎo)體芯片和所述第二半導(dǎo)體芯片的規(guī)格、以及所述 傳輸線的模型進行仿真，以計算能夠被認(rèn)為是集總常數(shù)電路的長度。

6.如權(quán)利要求4所述的方法，其特征在于，所述上升時間從所述第一半導(dǎo)體芯片和所 述第二半導(dǎo)體芯片的包括集成電路重點仿真程序(SPICE)模型或者I/O緩存信息說明( IBIS)模型的模型中描述的緩存信息中讀取。

7.一種電子設(shè)備，其上安裝第一半導(dǎo)體芯片(31)以及與所述第一半導(dǎo)體芯片(31) 進行通信的第二半導(dǎo)體芯片(32)，其特征在于，其包含配備以進行所述第一半導(dǎo)體芯片 (31)和所述第二半導(dǎo)體芯片(32)之間的通信的配線(40)，所述配線(40)是由具有 與所述第一半導(dǎo)體芯片(31)的輸出阻抗和所述第二半導(dǎo)體芯片(32)的輸出阻抗中的一 個相配的特性阻抗的分布常數(shù)配線部(42)，以及比所述分布常數(shù)配線部(42)更窄并且 比能夠被認(rèn)為是集總常數(shù)電路的長度更短的集總常數(shù)配線部(41)形成的。

8.如權(quán)利要求7所述的電子設(shè)備(10)，其特征在于，所述集總常數(shù)配線部(41)的 特性阻抗不與所述第一半導(dǎo)體芯片(31)的輸出阻抗和所述第二半導(dǎo)體芯片(32)的輸出 阻抗中的一個相配。

9.如權(quán)利要求7所述的電子設(shè)備(10)，其特征在于，所述集總常數(shù)配線部(41)具 有多個分割配線區(qū)域(40A，40B，40C，和40D)，并且分割配線區(qū)域(41A，41B，41C， 和41D)的總長度比能夠被認(rèn)為是集總常數(shù)電路的長度更短。