[發明專利]一種虛擬FPGA結構建模及其映射方法

無效

• 申請號: 200810204779.3
• 申請日: 2008-12-17
• 公開（公告）號: CN101446996A
• 公開（公告）日: 2009-06-03
• 發明（設計）人: 來金梅;卜海祥;張火文;陳利光;童家榕
• 申請（專利權）人: 復旦大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海東亞專利商標代理有限公司
• 代理人: 蔣支禾

技術領域

本發明涉及一種基于n輸入LUT(look?up?table)的可進化虛擬FPGA結構模型的建模及其映射方法，屬于現場可編程門陣列(FPGA)的電子設計自動化技術領域。

背景技術

可進化硬件EHW(Evolvable?Hardware)[1]是在與外部環境相互作用時，能自主、動態地改變其自身結構和行為的硬件電路，其基本特征是具有自組織、自適應、自修復能力，因而在智能化通信網絡、智能感知、模式識別與人工智能等方面有著廣泛的應用前景[2]。

基于FPGA的可進化硬件一般使用基因算法這種搜索算法，針對由FPGA的配置編碼組成的染色體進行操作和處理，最后在FPGA上得到能夠完成目標功能的硬件電路。在主流的基于FPGA的可進化硬件中，最典型的有邏輯門級[3][4]或功能函數級[5]的虛擬可重構電路模型(VRC，virtual?reconfigurable?circuit)兩種。他們均是針對特定應用目標，首先，從邏輯門或更高的邏輯函數層次建立相應的虛擬電路模型，見圖1，再通過FPGA軟件開發系統生成相應的位流文件，然后，將位流文件再映射到實際FPGA器件配置位串層次。這種兩層的電路模型和FPGA底層結構相脫離，存在的普遍問題是邏輯資源利用率低，進化效率低而且速度慢，另外，由于這些模型強烈依賴于具體的應用或進化目標，也就是說不同的應用或進化目標需要建立不同的FPGA模型，所以，可重復利用率也較低，通用性差。

參考文獻：

【1】Y?Zorian.“A?distributed?BIST?control?scheme?for?complex?VL?SI?devices[A]，”In?P?roceedings?of?IEEE?1993?VLSI?Test?Symposium，Princeton，1993.4～9

【2】P?Girard，C?Landrault，S?Pravossoudovitch，et?al，”Reducing?power?consumptionduring?test?application?by?test?vector?ordering[A]，”In:P?roceedings?of?IEEE?1998International

【3】Sekanina，L.Friedl，”On?Routine?Implementation?of?Virtual?Evolvable?DevicesUsing?COMBO6，”In?Proc.of?the?2004?NASA/DoD?Conference?on?EvolvableHardware，Seattle，USA，IEEE?Computer?Society?Press，2004，pp.63-70

【4】Z.Vasicek?and?L.Sekanina，”An?evolvable?hardware?system?in?Xilinx?Virtex?IIPro?FPGA，”Int.J.Innovative?Computing?and?Applications，1(1):63-73，2007.

【5】Yao?X，Higuichi?T，”Promises?and?challenges?of?evolvable?hardware[J]，”IEEETransactions?on?Systems，Man?and?Cybernetics—Part?C:Applications?and?Reviews，1999，29(1):87～97

【6】潘光華，來金梅，陳利光等，”FPGA可編程邏輯單元時序功能的設計實現，”電子學報，2008.8:1480-1484

發明內容

本發明的目的在于提供一種基于n輸入LUT的可進化虛擬FPGA結構模型的建模及其映射方法，以提高應用于可進化硬件的虛擬電路模型的進化效率，以及映射在FPGA上的邏輯資源的利用率、提高應用的靈活性和通用性。

為實現上述目的，本發明的技術內容是：一種虛擬FPGA結構建模方法，應用于可進化硬件的虛擬電路模型，其步驟如下：

a.以n輸入LUT作為基本單元，建立m(行)×p(列)的陣列；

b.在所述m×p的基本單元陣列中，每一個基本單元的n個輸入端分別設置一個m選1的選擇器(MUX)，每一個MUX的m個輸入端均對應前一列所有m個基本單元的輸出；當針對時序邏輯進行進化時，在基本單元LUT的輸出端處添加寄存器。