[發明專利]用于高速數據輸入/輸出的半導體存儲器件

有效

• 申請號: 200810168266.1
• 申請日: 2008-10-06
• 公開（公告）號: CN101521040A
• 公開（公告）日: 2009-09-02
• 發明（設計）人: 辛范柱;尹相植
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10;G11C11/4093
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊林森;康建峰

相關申請的交叉引用

本發明要求2008年2月29日申請的韓國專利申請第 10-2008-0019064號和第10-2008-0019065號的優先權，其整體內容分別 通過引用結合于此。

技術領域

本發明涉及一種能夠以高速操作的半導體存儲器件，并且更加具體 地，涉及一種用于對準和控制從以高速操作的半導體存儲器件輸出的多個 數據的數據輸出控制電路。

背景技術

在具有多種半導體器件的系統中，半導體存儲器件充當數據存儲單 元。半導體存儲器件輸出與從數據處理器如中央處理單元(CPU)接收的地 址相對應的數據，或將從數據處理器接收的數據存儲在通過地址選擇的存 儲單元中。

隨著系統的操作速度增加和半導體集成電路技術的進步，需要半導體 存儲器件以較高的速度輸入和輸出數據。為了提供半導體存儲器件的更快 和更穩定的操作，半導體存儲器件內部的多種電路必須能夠以高速操作并 且以高速在電路之間傳送信號或數據。

通過以較高的速度執行多個內部操作以及增加信號和數據輸入/輸出 速度，可以實現半導體存儲器件的快速操作。作為例子，雙數據速率(DDR) 同步動態隨機存取存儲器(SDRAM)可以通過與系統時鐘的下降沿和上升沿 同步地輸出數據來實現高速數據傳送。由于DDR?SDRAM可以在系統時鐘的 一個周期內通過一個輸入/輸出端子來輸入和輸出兩個數據，所以其數據 輸入/輸出速度高于典型半導體存儲器件的數據輸入/輸出速度。目前，已 提出在系統時鐘的一個周期內輸入和輸出四個數據的半導體存儲器件。

DDR?SDRAM采用預取操作以便以高速輸出數據。在此，預取操作指的 是在處理數據或命令之前以高速預先存儲數據或命令的操作。例如，DDR? SDRAM在每個時鐘周期內訪問存儲單元并且將2位數據輸出至數據墊。這 樣的預取操作被稱為2位預取操作。另外，DDR2SDRAM采用4位預取操 作以在每個時鐘周期內訪問存儲單元并且將4位數據輸出至數據墊。DDR3 SDRAM采用8位預取操作以在每個時鐘周期內訪問存儲單元并且將8位數 據輸出至數據墊。用這種方式，數據輸入/輸出速度必然已增加以使半導 體存儲器件能夠與高頻時鐘同步地以高速操作。因此，半導體存儲器件采 用響應于一次讀取或寫入命令而通過每個數據輸入/輸出墊(DQ)讀取或寫 入對應于最小脈沖長度的數據的操作機制。這種機制被稱為N位預取操 作，其中N等于最小脈沖長度。

如上所述，由于要求最近提出的半導體存儲器件在系統時鐘的一個周 期內輸入和輸出四個數據，所以其采用用于高速數據輸入/輸出的8位預 取操作。通過相應的讀出放大器和數據輸入/輸出線，并行傳送響應于一 個讀取命令的從單位單元(unit?cell)輸出的八個數據。并行數據被串行 化，以便通過一個數據墊輸出。為了控制這種操作，半導體存儲器件包括 分別連接至多個數據輸入/輸出墊的多個數據輸出電路。

圖1為傳統半導體存儲器件的數據輸出電路的框圖。

參考圖1，數據輸出電路包括第一多路復用器120、第二多路復用器 140、鎖存單元160和第三多路復用器180。第一多路復用器120配置成 響應于選擇信號SOSEB<2:1>而順序地輸出從單位單元并行輸出和接收的 四個數據D0、D2、D4和D6。下文中，四個數據D0、D2、D4和D6也根據 位的數目而被稱為4位數據。第二多路復用器140配置成響應于選擇信號 SOSEB<2:1>而順序地輸出從單位單元并行輸出和接收的其它4位數據D1、 D3、D5和D7。鎖存單元160配置成響應于延遲鎖定時鐘RCLK_DLL而傳送 從第二多路復用器140接收的4位串行數據N2。第三多路復用器180配 置成響應于延遲鎖定時鐘RCLK_DLL而順序地傳送分別從第一多路復用器 120和鎖存單元160接收的數據N1和N3。

具體地，將與延遲鎖定時鐘RCLK_DLL的上升沿和下降沿同步傳送的 數據分別地傳送至第一多路復用器120和第二多路復用器140。本文中， 與延遲鎖定時鐘RCLK_DLL的上升沿同步地輸出傳送至第一多路復用器 120的4位數據D0、D2、D4和D6；并且與延遲鎖定時鐘RCLK_DLL的下降 沿同步地輸出傳送至第二多路復用器140的4位數據D1、D3、D5和D7。