[發明專利]半導體裝置及其制造方法

無效

• 申請號: 200810161791.0
• 申請日: 2008-09-26
• 公開（公告）號: CN101399268A
• 公開（公告）日: 2009-04-01
• 發明（設計）人: 佐山康之
• 申請（專利權）人: 三洋電機株式會社;三洋半導體株式會社
• 主分類號: H01L27/088
• 分類號: H01L27/088;H01L29/78;H01L29/06;H01L29/423;H01L21/8234;H01L21/336;H01L21/28
• 代理公司: 北京市柳沈律師事務所
• 代理人: 岳雪蘭

技術領域

本發明涉及一種半導體裝置及其制造方法，特別是涉及可實現高耐壓以及低接通電阻的半導體裝置及其制造方法。

背景技術

在采用半導體硅的高耐壓功率MOSFET(Metal?Oxide?SemiconductorField?Effect?Transistor：金屬氧化物半導體場效應晶體管)中，為了能夠在施加反向電壓時擴展耗盡層而緩和電場，設置有高電阻的漂移層。具有如下技術：通過將該漂移層置換成電阻比該漂移層低的柱狀n型半導體區域以及p型半導體區域反復配置的結構(超結結構)，由此，與現有結構的器件相比，實現低電阻化(例如參照專利文獻1)。

下面參照圖13和圖14，以MOSFET為例對現有半導體裝置及其制造方法進行說明。

如圖13所示，超結半導體晶片(半導體襯底20)是通過在n+型硅半導體襯底21上層積n-型半導體層22′等方式而設置多個彼此分開的柱狀p-型半導體區域23的晶片。由此，柱狀p-型半導體區域23之間的n-型半導體層22′成為柱狀n-型半導體區域22，它們交替配置而形成超結結構。

在p-型半導體區域23的上方分別設置p型溝道區域24。在相鄰溝道區域24之間的n-型半導體層22′(n-型半導體區域22)層表面上，經由柵極絕緣膜31而設置有柵電極33。柵電極33的周圍被層間絕緣膜36覆蓋。而且，在溝道區域24表面設置有n+型源極區域35，其與源極電極38接觸。

參照圖14對上述MOSFET的制造方法進行說明。

準備超結結構的半導體襯底20，該半導體襯底20在n+型硅半導體襯底21上，通過層積n-型半導體層22′并注入雜質等方法而交替配置有柱狀p-型半導體區域23和n-型半導體區域22(圖14(A))。

在n-型半導體區域22上的襯底表面，形成柵極氧化膜31以及柵電極33，并以柵電極33為掩模而離子注入p型雜質(例如硼：B)。然后，通過熱處理，使p型雜質擴散，在p-型半導體區域23上方形成p型的溝道區域24(圖14(B))。

在溝道區域24表面注入高濃度的n型雜質之后，形成層間絕緣膜36，并且，擴散n型雜質而形成源極區域35(圖14(C))。此后，在柵電極33之間開設接觸孔，在表面形成源極電極，從而得到圖13所示的最終結構。

專利文獻1：(日本)國際公開第02/067333號小冊子

如圖13所示，在具有超結結構的晶片(半導體襯底)上形成n溝道型MOSFET單元的情況下，在作為電流路徑的柱狀n-型半導體區域22上方形成柵電極33，在柱狀p-型半導體區域23上方形成溝道區域24。

在此，在超結結構中，圖13所示截面(由柱狀半導體區域22、23形成的多個pn結相對于半導體襯底20的表面垂直地露出的截面)上的n-型半導體區域22以及p-型半導體區域23的柱寬W1′、W2′越小，則作為超結結構的特性越好。

即，在MOSFET斷開時，從沿半導體襯底的深度方向形成的pn結，沿襯底的水平方向均勻的耗盡層擴展，從而確保規定的耐壓，所以如果與確保相同耐壓的情況相比較，當n-型半導體區域22以及p-型半導體區域23的柱寬W1′、W2′較小時，可提高這些區域的雜質濃度。

特別是在上述MOSFET的情況下，由于n-型半導體區域22在MOSFET接通時成為電流路徑，所以如果能夠提高該區域的雜質濃度，則能夠進一步降低電阻。

但是，由于溝道區域24是雜質的擴散區域，與其深度對應地，也進行襯底水平方向上的擴散(橫向擴散)，所以在相鄰溝道區域24之間(柵電極33的下方)需要有希望的間隔。另一方面，在超結結構的半導體襯底的情況下，由于溝道區域24需要形成在p-型半導體襯底23上，所以存在不能自由設計相鄰溝道區域24的間隔距離的問題。

即，在通過將n-型半導體區域22以及p-型半導體區域23各自的寬度W1′、W2′微細化而進一步降低接通電阻的情況下，柵電極正下方的溝道區域24之間的n型半導體層22′(n-型半導體區域22)表面(以下將該部分稱作π部45)的寬度W3′變窄。因此，存在電流路徑(特別是π部45)的電阻增加的問題，并且在n-型半導體區域22以及p-型半導體區域23的微細化方面也存在限度。

發明內容