[發明專利]一種確定漢明糾錯碼校驗位的方法與裝置

有效

• 申請號: 200810147206.1
• 申請日: 2008-08-21
• 公開（公告）號: CN101345606A
• 公開（公告）日: 2009-01-14
• 發明（設計）人: 唐杰
• 申請（專利權）人: 炬力集成電路設計有限公司
• 主分類號: H04L1/00
• 分類號: H04L1/00
• 代理公司: 北京同達信恒知識產權代理有限公司
• 代理人: 郭潤湘

技術領域

本發明涉及數據傳輸，尤其涉及對傳輸數據進行糾錯處理的一種確定漢明糾錯碼校驗位的方法及一種確定漢明糾錯碼校驗位的裝置。?

背景技術

目前，與非(NAND)型閃存等存儲體的讀寫訪問多以扇區(sector)為基本單位，一個扇區的大小為512字節(byte)。數據傳輸過程中，每個扇區受到獨立的糾錯碼保護。因此，在NAND型閃存等存儲體控制器的設計中，糾錯碼電路是控制器的必要組成部分，其中漢明糾錯碼電路是糾錯碼電路的常見一種。?

圖1是傳統的漢明糾錯碼編碼原理圖，以其輸入數據量為256字節為例，具體解釋如下：?

cp0是每個字節(byte)的奇數比特位(bit)之間的異或(XOR)運算結果；?

cp1是每個字節的偶數比特位之間的異或運算結果；?

cp2是每個字節的第一、第二、第五、第六比特位之間的異或運算結果；?

cp3是每個字節的第三、第四、第七、第八比特位之間的異或運算結果；?

cp4是每個字節低四比特位之間的異或運算結果；?

cp5是每個字節高四比特位之間的異或運算結果；?

假設輸入的數據為data，符號“^”代表異或運算(下同)，則：?

cp0＝data[0]^data[2]^data[4]^data[6]^cp0；?

cp1＝data[1]^data[3]^data[5]^data[7]^cp1；?

cp2＝data[0]^data[1]^data[4]^data[5]^cp2；

cp3＝data[2]^data[3]^data[6]^data[7]^cp3，?

cp4＝data[0]^data[1]^data[2]^data[3]^cp4；?

cp5＝data[4]^data[5]^data[6]^data[7]^cp5；?

類似地：?

lp0是奇數字節的各個比特位之間的異或運算結果；?

lp1是偶數字節的各個比特位之間的異或運算結果；?

lp2是第一、第二、第五、第六、...、第253、第254字節的各個比特位之間的異或運算結果；?

lp3是第三、第四、第七、第八、...、第255、第256字節的各個比特位之間的異或運算結果；?

以此類推，lp14是前128個字節的各個比特位之間的異或運算結果；lp15是后128字節的各個比特位之間的異或運算結果。?

因此，256字節的數據編碼時總共生成22比特的校驗位，記為parity_wr，即：?

parity_wr＝{lp15_wr，lp_14_wr，...，lp0_wr，cp5_wr，cp4_wr，...，cp0_wr}。?

這些校驗位和有效數據一起在寫操作時被寫入NAND型閃存等存儲體。當從存儲體中讀數據時，這些校驗位也會被一起讀回，讀數據的過程就是解碼的過程。解碼過程和編碼相似，首先對256字節的有效數據進行和編碼運算一樣的運算，得到22比特校驗位，記為parity_rd，即：?

parity_rd＝{lp15_rd，lp_14_rd，...，lp0_rd，cp5_rd，cp4_rd，...，cp0_rd}。?

再對parity_rd，parity_wr作異或運算得到22比特的異或結果，記作parity_xor，即：?

paty_xor＝{lp15_xor，lp14_xor，...，lp0_xor，cp5_xor，cp4_xor，...，cp0_xor}。?

對parity_xor的相鄰兩個比特作異或運算(即parity_xor[0]^parity_xor[1]，parity_xor[2]^parity_xor[3]，...)，得到結果記為parity_flag(位寬為11比特)。?根據parity_xor和parity_flag的值可以糾正256字節數據中一個比特的錯誤(發現兩個比特錯誤)。具體的糾錯方法如下所述：?

若parity_xor值為0(22比特全部為0)，說明256字節數據沒有錯誤(或者錯誤個數超過了糾錯碼的檢錯能力)；?