[發明專利]半導體集成電路器件

無效

• 申請號: 200810110130.5
• 申請日: 2008-06-10
• 公開（公告）號: CN101572264A
• 公開（公告）日: 2009-11-04
• 發明（設計）人: 加藤圭
• 申請（專利權）人: 株式會社瑞薩科技
• 主分類號: H01L27/112
• 分類號: H01L27/112;H01L23/522;G11C17/12
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

1.一種半導體集成電路器件，包括：

字線；

包括第一和第二位線的互補位線；

兩個或更多N個共源線；以及

存儲單元，其與所述字線和所述互補位線連接；

其中所述存儲單元包括第一和第二晶體管，

其中所述第一和第二晶體管的柵極與所述字線連接，

其中所述第一晶體管的源極或漏極與所述第一位線連接；

其中所述第二晶體管的源極或漏極與所述第二位線連接；

其中所述第一和第二晶體管中與位線連接的源極或漏極不同的源極或漏極，與第一和N個共源線的任一個連接，或者處于浮接狀態，以在所述存儲單元中存儲存儲信息。

2.根據權利要求1的半導體集成電路器件，

其中在所述存儲單元的讀取操作期間，所述第一共源線轉變為第一電位，并且N個共源線的任一個轉變為第一電位。

3.根據權利要求1的半導體集成電路器件，

其中所述存儲單元在其中存儲N位的數據。

4.根據權利要求1的半導體集成電路器件，

其中通過連接形成第一共源線和N個共源線的第M金屬層布線與同所述第一和第二晶體管的漏極或源極連接的第(M-1)金屬布線層，來進行所述存儲單元中的數據的寫入。

5.一種半導體集成電路器件，具有非易失性存儲器，所述非易失性存儲器包括：

字線；

包括第一和第二位線的互補位線；

第一、第二和第三共源線；

存儲單元，其與所述字線和所述互補位線連接；以及

差動讀出放大器，其與所述互補位線連接，

其中所述存儲單元包括第一和第二晶體管，

其中所述第一和第二晶體管的柵電極與所述字線連接，

其中所述第一晶體管的漏電極與所述第一位線連接，

其中所述第二晶體管的漏電極與所述第二位線連接，以及

其中所述第一和第二晶體管的每個源電極與所述第一、第二和第三共源線的任一個連接，或者處于浮接狀態，以在所述存儲單元中存儲存儲信息。

6.根據權利要求5的半導體集成電路器件，

其中在所述存儲單元的讀取操作期間，所述第一共源線轉變為第一電位，并且所述第二和第三共源線的任一個轉變為第一電位。

7.根據權利要求5的半導體集成電路器件，

其中所述非易失性存儲器在一個存儲單元內存儲兩個數據。

8.根據權利要求5的半導體集成電路器件，

其中通過連接形成所述第一共源線以及第二和第三共源線的第M金屬層布線與同所述第一和第二晶體管的漏極連接的第(M-1)金屬布線層來進行所述存儲單元中的數據的寫入。

9.一種半導體集成電路器件，具有非易失性存儲器，所述非易失性存儲器包括：

字線；

包括第一和第二位線的互補位線；

第一至第五共源線；

存儲單元，其與所述字線和所述互補位線連接；以及

差動讀出放大器，其與所述互補位線連接，

其中所述存儲單元包括第一和第二晶體管，

其中所述第一和第二晶體管的柵電極與所述字線連接，

其中所述第一晶體管的漏電極與所述第一位線連接，

其中所述第二晶體管的漏電極與所述第二位線連接，以及

其中所述第一和第二晶體管的每個源電極與所述第一至第五共源線的任意一個或多個連接，或者處于浮接狀態，以在所述存儲單元中存儲存儲信息。

10.根據權利要求9的半導體集成電路器件，

其中在所述非易失性存儲器的讀取操作期間，所述第一共源線轉變為第一電位，并且所述第二至第五共源線的任一個轉變為第一電位。

11.根據權利要求9的半導體集成電路器件，

其中所述非易失性存儲器在一個存儲單元內存儲四個數據。

12.根據權利要求9的半導體集成電路器件，

其中通過連接形成所述第一至第五共源線的第M金屬層布線與同所述第一和第二晶體管的漏極連接的第(M-1)金屬布線層來進行所述存儲單元中的數據的寫入。